TW523674B

TW523674B - Addressing of a memory

Info

Publication number: TW523674B
Application number: TW089119363A
Authority: TW
Inventors: Hugues De Perthuis; Thierry Nouvet
Original assignee: Koninkl Philips Electronics Nv
Priority date: 1999-08-31
Filing date: 2000-09-20
Publication date: 2003-03-11
Also published as: CN1188781C; FR2797970A1; EP1081602A1; US6785795B1; JP2001109656A; CN1286433A; KR20010050234A

Description

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發明範疇本發明有關於配合記憶體運作的資料處理，以及用途的圮憶體定址。例如，本發明可運用在MpEG解码器、 (MPEG是運動圖像專家組標準（M〇ti〇n picture Expei^ Group)的縮寫）。發明背景處理器可經由記憶體介面存取記憶體，以便讀取要處理的貧料或寫入已經過處理的資料。處理器將可内部位址輸到記憶體介面。記憶體介面可藉由此内部位址來鲁當的記憶體控制信號。這些控制信號啟動對應於内 = 的特定記憶體細胞。 1议址藉由範例，假設内部位址包括18位位元A[17:0]。 DRAM-FPM(動態隨機存取記憶體-檔案保護記憶體）體，記憶體介面從9位高位位元a[17:9]M 。1 9位低位位元A[ 8:0]產生行號碼。針 x攸 ^ ^ n) ^ I, ^ ^ ^ Φ ^ 1Λ ^ 第5位位元A [ 5 ]產生記憶組選擇，從6取/H仗的干代b位咼位位兀A [ 1 7 · 1 8 1 ，敢低位位元之後的第6位位元A[6]產生頁號碼，並從低位位元之後的第7位位元A[7]產生奇/偶選擇，並且， 5位低位位元A [ 4 : 0 ]產生64位元字紐選擇。由於如上文所述的記憶體介面，處理器一定使用相通汛杈式，内部位址，而無論使用何種記憶體類型： DRAM-FPM或SDRAM。於歐洲專利申請案號〇 793 39〇 (律樓案號碼PHF 965 1 7 )中已發表此類配合記憶體運作的資

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523674 五、發明說明（2) 處理。發明概迷本發明的目處理裝置。本發明考庹於，確保裝& 的一個或一個然這些農置包憶體。假設，果裝置原則上要之記憶體之設計應僅涉及但是’當以計裝置時，則的資料儲存結合不同的資料器群組結構可免兩個處理器或一個以上的的差異可能是设裝置是MPEG 具有其自己的根據先前技產生。這僅能的在於協助設計用到下列觀點可使用已針以上處理器括相同類塑裝置具有如足以設計出適當控制信記憶體介面已針對其他會發生下列構來設計裝儲存結構。能不同於其使用相同的區域。要設適合不同儲解碼器。有參數及操作藝’不同的藉由修改處。其中對一個。這些的處理上文所能夠以號的記〇裝置所問題。置。基例如，他裝置記憶體計的裝存結構不同類模式。儲存結理器才以配合記憶體運作的資料一項協助設計的方法在或一個以上其他裝置設計裝置可能不同，例如，雖器，但是卻使用不同的記述之先前技藝的架構。如内部位址為基礎來產生想憶體介面。因此，原則上

設計的處最好採用於不同的要設計的的處理器區域，或置與其他的另一個型的MPEG 理器為不同於原理，裝置涉群組結避免不裝置間原因。解碼法基礎來設其他裝置可能更適及的處理構。應避使用一個操作參數例如，假，每種都構意味著不同的内部位能達成。因此，根據先

523674 五、發明說明（3) 技藝，以已針對其他裝置所設計的處理器為基礎來設計裝置時，如果希望所要設計的裝置採用的儲存結構不同於其他裝置採用的儲存結構，則必須修改處理器。根據本發明，配合記憶體運作的資料處理具有下列特性。一處理器產生一邏輯請求。該邏輯請求定義一資料群組共同的至少一項特性。一定址電路以該邏輯請求為基礎來產生一實體請求。該實體請求定義與該資料群組有關的記憶體位址。一記憶體介面以實體請求為基礎來完成記憶體與處理器間的資料群組傳送，以便響應該實體請求。因此，根據本發明，處理器在該資料共用的一項或一項以上特性的輔助下，來指示特定的資料群組。例如，根據本發明，影像處理裝置的處理器將指示：「請提供目前影像第1 0行的色度樣本」。定址電路將邏輯請求轉換成實體請求，由實體請求定義儲存這些樣本的記憶體位址。結果，處理器不需要指示記憶體於何處及如何儲存這些樣本。根據本發明，處理器不會受到儲存結構的影響，並且不需要修改，就可在不同的處理裝置中使用不同的儲存結構。因此，本發明有助於設計。 .現在將參考附圖來詳細說明本發明。圖式簡單描述圖1顯示根據本發明之信號處理裝置的圖式；圖2顯示用以說明裝置記憶體介面操作的圖式；圖3顯示裝置之信號處理單元的圖式；圖4顯示裝置之記憶體介面的圖式；

第7頁 523674 五、發明說明（4) 圖5顯示用以說明單元進行之讀取存取的圖式；圖6 a及6 b顯示用以說明存取匯集型記憶體之仲裁的圖式；圖7顯示記憶體介面之存取介面的圖式；圖8顯示記憶體介面之緩衝器記憶體裝置的圖式；圖9顯示讀取緩衝器記憶體裝置的圖式；圖1 0顯示用以說明如申請專利範圍第1項之本發明基本特性的圖式。具體實施例詳細說明

下列說明關於參考符號的備註。所有圖式中相似的實體具有完全一樣的參考文字。單一圖式中可能出現複數個相似的實體。為了區別相似的實體，會將數字加到參考文字的字尾。基於便利，可能會省略數字或字尾。以上備註適用於說明書及申請專利範圍。

圖1顯示信號處理裝置。圖1的裝置包括匯集型記憶體 SDRAM、記憶體介面INT及三個信號處理單元B1 ,、B2及B3。下文中將信號處理單元稱為「單元」。每個單元B經由私有讀取匯流排B B R及私有寫入匯流排B B W連接到記憶體介面 I N 丁。每個私有讀取匯流排B B R及每個私有寫入匯流排b B W 都是給定單元B專用。記憶體介面I N T經由匯集型匯流排b Μ 耦合到匯集型記憶體SDR AM。信號處理裝置的一般運作如下。根據請求，單元B接收要處理的資料，儲存到匯集型記憶體SDRAM中。於處理該資料後，單元B經由記憶體介面I NT將經過處理的資料傳送

第8頁 523674 五、發明說明（5) 到匯集型記憶體SDRAM。記憶體介面INT控制各種單元B對匯集型記憶體SDRAM的存取。 . 0己憶體介面INT具有兩項基本功能。首先’其於執行存取匯集型記憶體SDRAM等級之各種單元B間的仲裁。信號單元B可存取匯集型記憶體SDRAM來進行讀取或寫入。這表示單元B僅能以叢發模式來存取記憶體。第二，如果正在讀取’則記憶體介面INT將來自於匯集型記憶體SDRAM且預定傳送到給定單元B的資料叢發轉換成大體上備妥的資料流。以此方式，經由私有讀取匯流排BBR將資料流傳送給單元B。如果正在寫入，則記憶體介面丨Ντ將來自於給定單

tlB之大體上備妥的資料流轉換成要寫入到匯集型記憶體 SDRAM的資料叢發。圖2顯示用以說明記憶體介面INT操作的圖式。τ(ΒΜ)代表經由匯集型匯流排ΒΜ在匯集型記憶體SDRAM與記憶體介面1 NT間的資料傳送。T(BBR1)、T(BBR2)暨T(BBR3)分別代表經由各自的私有讀取匯流排BBR1、BBR2 SBBR3在記憶體介面INT與單元B1、B2暨B3間的資料傳送。T(BBW1)、 T(BBW2)暨T(BBW3)分別代表經由各自的私有寫入匯流排 BB\U BBW2暨BBW3在記憶體介面INT與單元B1、B2簪B3間的資料傳送。一二2 ί 係由資料叢發DB所組成。每個資料叢發辦早7以寫入模式或以讀取模式對匯集型記憶二操作/下面D B之括弓瓜内的參照指*叢發中、貝厂；那一個單元Β，也指示出存取類型··寫入（W )或

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讀取（R)。例如，DBKB1/R)指示與B1以讀取模式型記憶體SDRAM有關的資料叢發DB1。 · 工子取匯集圖2顯示記憶體介面INT執行來自於匯集型且屬於特定單元Β之資料叢發的「平滑」。才目反;^ R = 顯不記憶體介面I N T執行自單元B接收到之資料的時間隹退中，以便將該資料作為叢發（資料壓縮）寫入到匯隽本體SDRAM。因此，經由私有讀取匯流排BBR及私屺: 排BBW的資料傳送係以較低速率完成。結果，使得’私~ 取匯流排BBR及私有寫入匯流排BBW可具有較窄的于通頻帶續，進而具有較小的寬度。應注意於此觀點中，匯流$的I丄不需要相符合於此匯流排傳送之資料中内含的位元數。例 =，可將16位位元資料分割成4位元字組。因此，可用4個字組序列的形式來經由4位元匯流排傳送該資料。 _

圖3顯示單元B。單元B包括處理器p及通用定址電路 AGA。處理器（P)產生邏輯請求LRQ。假設單元b處理視訊資料，在此情況下，邏輯請求LRq可能是（例如）請求目前影像中給定行的像素。通用定址電路AGA將邏輯請求LRQ轉%矣成實體請求PRQ。實體請求pRQ定義請求之資料係儲存在匯木型δ己憶體S D R A Μ何處的實體位址。實體請求p r q可能具有下=的形式：開始位址、要從該開始位址開始搜尋^ ^址數量，以及若適用，於搜尋資料期間採用的結構。可將此結構定義成如下的形式··要讀取的連續位址數量、要越過的位址數量及「讀取暨越過」重複次數。可用如下的方法來程式化通用定址電路AGA ··轉譯參數定義將邏輯請求LRQ

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轉譯成實體請求PRQ。如此就可將資料彈性地健存型記憶體SDRAM中。 ^ s集 4 圖4顯示記憶體介面I N T。記憶體介面丨n τ包括仲载 ARB、存取介面S IF、缓衝器記憶體裝置BUF及定址苎^ 令電路AGB。每個單元B都具有一個定址暨微指令電"路&心 AGB ° 整體而言，記憶體介面I N T的内部運作如下。每個— 暨微指令電路AGB劃分來自於單的實體請求，以 < 成微指令。微指令代表存取記憶體中給定列的請求。將: 指令發送到仲裁器ARB之前，^址暨微指令電路Α(}Β合先^ 認緩衝器記憶體裝置BUF中是否有足夠的空間。為此曰目先確的，定址暨微指令電路AGB先將微指令傳送給緩衝器記 =f BUF。如果緩衝器記憶體裝置BUF確認具有可儲存微二資料量的空間，則定址暨微指令電路AGB才會 =二發送給仲裁器ARB。仲裁器arb接收來自於許多定 sifV微曰/八電路=的微指令，並選定要傳送給存取介面 m . 9々。泛是根據下文中說明的仲裁結構來進行選户理：栌Ϊ面SIF按自’裁器ARB接收到之微指令的順序來體SDRAM的存取，而存式敢3存取介面SIF提供對匯集型記憶義。存取彳呆作則是由處理的微指令所定微指令使得能夠存取個位址、從另一個付組位址群組，母組位址群組包括Y V γ ^ 7 止群組分離Z字組的位址群組，其中歎口此’微指令含有下列資訊： 523674 五、發明說明（8) -要存取的第一位址； -第一位址之後是位址群組中要存取的位址數量（γ—丨）； -兩個，續位址群組間要跳過的位址數量（ζ); 除了第一群組以外要存取的位址群組數（χ_丨）； -存取類型：讀取或寫入。位凡，微指令的範例如下。假設匯集型記憶體SDRAM中儲f之貝料的寬度為32位位元，並且匯集型記憶體AM 的最大谷里為2 5 6 Μ B (兆位元）。這表示位址係以2 3位位元表不。進一步假設存取操作受限於1 6個位址的最大大小。此類的限制最好考慮到等待時間。因此，X —丨及Y — i最大值 ί ^，亚且必然是以4位位元編碼。最後，根據匯集型記心脱SDRAM的組怨配置，一列含有512個位址的最大值。因此，要跳過的位址數量不能超過51丨，所以位址數量一定是以9位位元編碼。因此，微指令的大小為23 + 2x4 + 9 + 1=41 :可利用位704(3到1 8來編碼位址，利用位元1 7來編 ^ j頰型，利_用位兀丨6到13來編碼要讀取的字組數利用位兀1 2到4來編碼要跳過的字組數（Z )，以及利用位凡3到〇來編碼字組群組數（χ—丨）。圖5顯不給定的單亓β以古啬』 @ 杈式存取匯集型記憶體 b U R A Μ的處理程序。皮华的碎说主 # ^ , 水十、·泉度代表時間。圖5的垂直線度代取介面記憶體SRAM處理程序中的各項步驟8。一、存二:相關：W的處理器P將邏輯請求lrq發送給电路AGA。邏輯請求LRQ指示資料子集，例如，要處理

523674 五、發明說明（9) -- 料集中（例如，影像）某一行的發光像素。 S2=通用定址電路AGA將邏輯請求LRq·轉換成實體請 PRQ ° S3=通用定址電路AGA將實體請求prq發送給微指令定址電路A G B。 S4=微指令定址電路AGB將實體請求pRQ轉換成微指令。 S5=微指令定址電路AGB將從實體請求PRQ導出的第一微指令發送到緩衝器記憶體裝置3肝。 S6=緩衝器記憶體裝置BUF確認是否有足夠的空間可儲存微指令所指定的資料量。

S7=緩衝器記憶體裝置BUF將有空間的確認傳送給微指令定址電路AGB。 S8 =代表給定的延遲。 S 9微私令疋址電路a g β將微指令發送給仲裁器a r b。 S 1〇=仲裁器ARB根據單元（以讀取及寫入模式）存取匯集型記憶體SDRAM所通用的仲裁結構，將微指令作為存取匯集型5己憶體S D R A Μ的請求來處理。

Sll=仲裁器ARB將微指令發送給存取介面SIF。 S 1 1 a -仲裁a RB將微指令已發送到存取介面s丨F的確認傳送給緩衝器記憶體裝置BUF。 S12、^將微指令排列在存取介面SIF的佇列中，以便先處理先前接收到的微指令。取介面SIF以微指令為基礎來產生匯集型記憶體的控制仏號。這些控制信號導致連續讀取位於微指

523674 發明說明（ίο) 令指定之位址上的資料。 S14 =將自匯集型記憶體SDRAM連續讀取衝器記憶體裝置BUF。 ” S1 5 =緩衝器記憶體裝置bu F暫時儲存資 S1 6 =緩衝器記憶體裝置BUF以大體上穩定傳送到處理器P。 ^ 針對每個微指令，將接在步驟s丨中進行的之後重複步驟S5到S15。的資料傳送到緩料〇

的方法將資料邏輯請求LRQ 圖5中未顯示下一步驟。於步驟81後，通用定址電路aga 立即傳送確認#號給處理器P ’該癌認信號指示已接受並將處理邏輯請求LR Q。為響應此確認信號，處理器p產生並保存新的邏輯請求，直到進一步通知。當微指令@定址電路 AGB響應邏輯清求LRQ而發送最後的微指令時，即完成邏輯請求LRQ處理程序。既然那樣，微指令定址電路A(^傳=確認信號給通用定址電路AGA ’以便指示已完成邏輯請求LRQ 處理程序。為響應此確認信號’通用定址電路AGA開始處理新邏輯清求L R Q ’其處理方法類似於處理步驟$ 1中產生之邏輯請求L RQ的處理程序。換言之，重複此處理程序。圖6a及6b顯示仲裁器ARB的仲裁結構。圖6a中以環形來顯示八種狀態ST1到ST8。這些狀態ST以循環方式一個接著一個發生。每個狀態ST都代表可能將微指令傳送給存取介面S IF。因此，每個狀態ST都代表可能存取記憶體。每個狀態ST對應於給定的處理器P。代表狀態的圓圈中指定給定狀態對應的處理器P。

第14頁 523674 五、發明說明（11) 圖6 b表示對應於圖6 a的仲裁處理程序。此處理程序包括複數個步驟S A1到S A 4，並且貫現在圖6 a中之每個狀態S T。步驟SA 1是狀態轉移後實現的第一項步驟。於步驟SA1中，仲裁器ARB確認是否有微指令定址電路AGB發出的微指令，接著，來自於狀態S [ i ]對應之處理器P [ j ]的邏輯請求L Rq 處於未決狀態。如果此類的微指令處於未決狀態，則於步驟SA1之後接著步驟SA2。於步驟SA2，仲裁器ARB將相關的微指令傳送給存取介面S I F。此作用在於，於給定的延遲後，相關的處理器P將按照微指令的定義來存取匯集型記十思體S D R A Μ。傳送微指令後，仲裁器轉移到下一個狀態，這表示重複圖6 b中代表的處理程序。但是，如果於步驟 S A1中，仲裁器A RB已偵測到沒有與狀態s [ i ]對應之處理器 P關聯的未決微指令，則於步驟SA1之後接著步驟SA3。於° 步驟SA3，仲裁器ARB確認是否有其他的微指令處於等待狀態。如果沒有其他的微指令處於等待狀態，則仲裁器arb 轉移到下一個狀態並重複圖6b中顯示的處理程序。:果有其他的微指令處於等待狀態，則仲裁器ARB執行步驟^4。於步驟SA4，仲裁器ARB按優先順序來選定微指令。每個微指.令都具有給定的優先等級。處理器p會根據微指令的起源地來決定優先等級。仲裁器ARB以此方式來選定具有最高優先等級的微指令，並將此微指令傳送給存取介面取 SIF。傳送微指令後，仲裁器ARB轉移到下_個狀^，、言示重複圖6b中顯示的處理程序。 * 這又關於圖6a及6b，應注意不需要每個狀態都對應一個處理

第15頁 523674 五、發明說明（12) 器P。可採用未對應刻任何處理器p的一項或一項以上狀態，這表示可採用自由狀態。就自由狀態而言，仲裁器 ARB僅按優先順序來遠定微指令。如果信號處理裝置包括的處理器P會限制等待時間且其存取匯集型記憶體SDR等級的通頻帶平平，則此類的自由狀態就非常有用。以此方式’為了避免未給定處理器P足夠的存取，即可採用自由狀態。處理器p可利用自由狀態來存取匯集型記憶體 SDRAM 。圖7顯不存取介面SIF的範例。存取介面SIF包括微指令緩衝器記憶體FIFO一MC、行產生器CAGU、指令產生器CGU、

控制信號產生器IF—SDRAM及資料、資料緩衝器記憶體 IF_D。

存取介面S IF的一般運作如下。微指令缓衝器記憶體 FIF0_MC自仲裁器ARB接收微指令。此記憶體暫時儲存這些微指令，並按其到達的順序將其傳送到行產生器cagu。如果微指令緩衝器記憶體!^ IF0_MC已滿而無法接受新微指令，則會將此狀況回報給仲裁器ARB。由於來自於存取介 =IF的信號指示「FIF〇已滿」，則仲裁器m延緩傳送目別選定的微指令，直到微指令緩衝器記憶體fif〇 m 其可接受新微指令的瞬間。事實i，來自於存取—介面SI; 的1 F〇已滿」信號「凍結」仲裁器ARB —段時間。虽已實現根據未決微指令的記憶體存取操作，— IsCAGU向微指令緩衝器記憶體FIF〇-MC請

第16頁 523674 五、發明說明（13) 成一系列的位址。匯集型記憶體別“^!的位址係由匯集型記憶體SDRAM記憶組號碼、列號碼及行·號碼來定義。已說明微指令與存取介面記憶體SRAM的單列有關，這自動意味著存取係在單記憶組中發生。因此，這足以讓行產生器 CAGU以微指令為基礎來產生連續的行，以便根據微指令來定義連續的位址。例如，行產生器C AGU的實施可包括一些計數器及一些邏輯電路。於此類的實施中，微指令的内容係用於程式化計數器。指令產生器CGU連續接收匯集型記憶體SDRAM的另一個行號碼。指令產生器CGlJ按照微指令的定義，進一步自微指令緩衝器記憶體F I FO_MC接收位址的記憶組號碼及列號碼。此項資訊使得行產生器CAGU能夠定義用以存取匯集型 δ己憶體SDRAM的連續指令，每個指令定義單一位址。另外，指令產生器CGU產生用以將匯集型記憶體SDRAM設定成正確狀態所需的指令，以便允許按照微指令定義來執行存取操作。這些指令與匯集型記憶體SDRAM的適當處理程序有關’諸如預先載入及啟動。另外，指令產生器CGU確保定期重新整理匯集型記憶體SDRAM，並產生執行這些重新整理操作所需的指令。控制信號產生器IF_SDRAM以自指令產生器CGU接收到的指令為基礎來產生控制信號。例如，控制信號產生器 IF一SDRAM產生以縮寫RAs、CAS命名的信號。控制信號產生 IF — SDRAM確保觀測匯集型記憶體SDRAM的連續控制信號特定等待時間。這些等待時間可取決於使用的匯集型記憶

第17頁 523674 五、發明說明（14) 體SDRAM類型而有所變化。因此，控制信號產生器 IF一SDRAM是使用的匯集型記憶體SDRAM·類型專用。如果使用的另一種匯集型記憶體SDrAM類型足以修改（即，重新程式化）控制信號產生器IF—SDRAM，原則上，存取介面的其他元件並不需要做任何修改。如果是讀取模式，則資料緩衝器記憶體I F一D用於將來自於匯集型記憶體SDRAM的資料傳送到圖4中顯示的緩衝器記 fe體B U F，如果是寫入模式，則會將來自於緩衝器記憶體 BUF的資料傳送到匯集型記憶體SDRAM。為此目的，資料緩衝器記憶體IF-D同步化匯集型記憶體SDRAM (讀取）供應的資料’或供應到匯集型記憶體SDRAM的資料（寫入）。另外，資料緩衝器記憶體I F-D構成具有一單元深度的 FIFO(先進先出）。這表示如果給定的時序脈衝導致自匯集型a己憶體S D R A Μ項取資料，則會在下一個時序脈衝將資料>' 傳送到緩衝器記憶體裝置BUF。如果是寫入模式，則是以其他方式完成。

圖8顯示構成圖4顯示之記憶體介面I NT —部份之緩衝器記憶體裝置BUF的範例。緩衝器記憶體裝置BUF包括讀取緩衝器記憶體裝置BUFR暨寫入緩衝器記憶體裝置BUFW，以及確3忍h號緩衝|§記憶體F I F 0 一 A C K。讀取緩衝器記憶體裝置 BUFR暨寫入緩衝器記憶體裝置BUFW經由存取介面SIF及匯集型匯流排BM連接到匯集型記憶體SDRAM，如圖1所示。讀取缓衝器記憶體裝置B U F R經由私有讀取匯流排β β r 1、β R 2 暨BBR3分別連接到單元Μ、B2暨B3。寫入緩衝器記憶體裝

第18頁 523674 五、發明說明（15) 置BUFW經由私有讀取匯流排gBwl、bBWR2暨ββψ3分別連接到單元Bl、Β3暨Β3。確認信號緩衝器記憶體FIF〇_AcK係連接到仲裁器ARB。緩衝器記憶體裝置β U F的一般運作如下。讀取緩衝器記憶體裝置BUFR暫時儲存自匯集型記憶體SDRAM接收到的資料’而舄入緩衝器記憶體裝置B U F w將要寫入到匯集型記憶體SDRAM的資料及自不同單元β接收到的資料。確認信號缓衝器記憶體F IFOjCK接收來自於仲裁器ARB的確認信號。此類的信號指示仲裁器A R B已將微指令傳送到存取介面 SIF 〇確認信號緩衝器記憶體FIFO jCK的深度相同於圖7顯示之存取介面S IF之微指令緩衝器記憶體F IFO JC的深度。結果’當微指令離開微指令緩衝器記憶體FIF0_MC時，由於會根據微指令產生記憶體存取，所以對應於此微指令的確認信號會離開確認信號緩衝器記憶體fifo_ack。信號指示相關的存取操作是否是讀取存取或是寫入存取。於最先提及的情況中，將啟動讀取緩衝器記憶體裝置BUF R，以便接收來自於匯集型記憶體SDRAM的資料；而於最後提及的情況中’將啟動寫入缓衝器記憶體裝置抑]^，以便將資料傳运到匯集型記憶體SDRAM。確認信號緩衝器記憶體 F IFO —ACK供應的確認信號按照微指令的定義，進一步指示涉及存取操作的資料量。緩衝器記憶體裝置BUF會使用此項指示，以便於讀取或寫入模式中，分別内部管理「何處儲存資料或何處擷取資料？

第19頁 523674 五、發明說明（16) 圖9顯示讀取緩衝器記憶體裝置MFR的範例。讀取缓衝器記憶體裝置BUFR包括輸入緩衝器記憶體丨β、介面記憶體 SRAM、含有複數個輸出緩衝器記憶體⑽的配置、控制電路 CON的配置及介面記憶體存取仲裁器ARBBR。圖4中已顯示輸入緩衝器記憶體IB經由存取介面S IF連接到匯集型記憶體SDRAM。輸出缓衝器記憶體0βι、〇β2暨〇63經由私有讀取匯流排BBR1、BBR2暨BBR3分別連接到處理器pi、ρ2暨？3，圖2及3中已顯示私有讀取匯流排元件。控制電路⑶ν 1、 C0N2暨C0N3分別連接到微指令定址電路AGB1、微指令定址電路AGB2暨微指令定址電路AGB3，以及連接到存取介面 SIF。

讀取緩衝器記憶體裝置BUFR的運作如下。自匯集型記憶體SDRAM接收到之資料的寬度位位元（N為整數）並以頻率F速率到達。介面記憶體SRAM的寬度為⑽位位元（這表示位址可包含2 n位位元），並以頻率F速率運作。輸入緩衝器記憶體IB構成兩對來自於匯集型記憶體SDRAM的連續資料’並將資料對載入到介面記憶體SRAM。構成一對需要兩個時序週期。當假設所有自匯集型記憶體SDRAM接收到的連續資料都可配對時，則每隔兩個時序週期將會產生寫入存取；I面§己憶體SRAM。存取早一位址只需要一個時序週期。因此，可於兩個寫入存取操作間取得一個時序週期來 5買取存取介面記憶體S R A Μ，以便將資料讀取從匯集型記憮體SDRAM傳送到單元Β。因此原則上，可一個接著一個來^ 替產生對介面記憶體SRAM的寫入存取及讀取存取。下文中

523674 五、發明說明（17) 將更詳細說明對本發明介面記憶體S R A Μ的存取。事實上’介面記憶體SRAM被分成三個區域、Ζ2#Ζ3。區域Zl、Ζ2暨Ζ3分別含有為處理器PI、Ρ2暨Ρ3所準備的資料。根據目前的微指令係來自於哪一個處理器ρ而定，將來自於匯集型記憶體SDRAM的資料經由ΙΒ寫入到區域Z1、 Z2或Z3。以大體上穩定的方式並根據大體上固定的結構， ' 將區域Zl、Z2暨Z3中出現的資料分別傳送給輸出緩衝器記憶體OBI、〇B2暨0B3。事實上，輸出緩衝器記憶體〇β將資料劃分成複數個部份，並按部份將相關的資料供應給各自的處理器P。例如，輸出緩衝器記憶體〇B可將丨6位位元資料分割成4位元部份。因此，只需要4位位元匯流排就可於 4個時序週期内，將資料按部份傳送，而不需要用丨6位位元匯流排於單一時序週期内傳送資料。控制電路CONI、C0N2暨C0N3分別介控制區域Zl、Z2暨 Z>3 °為此目的，每個控制電路c〇N都控制一組參數。這些參數包括寫入指標、讀取指標及區域佔用值。寫入指標定人來自於匯集型記憶體SDRAM之資料的位址。讀取指標定義要傳送到相關輸出緩衝器記憶體〇β之資料的位址

佔，值指不仍然可用於儲存自匯集型記憶體SDRAM I 收到之貝料的位址數量。控制電路⑶N1、⑶Μ暨⑶Μ還別控制輸出緩衝器記憶細、〇β2暨_。為此-目的」 :=I!:路Τ都控制代表對應之輸出緩衝器記憶體0Β " 佔用狀怨的參數。制處理程序，假設如現在將說明控制電路C0N實現的控 523674 五、發明說明（18) —"' — 圖^所示來存取匯集型記憶體SDRam。於步驟§5，微指令定址電路AGB將微指令發送給緩衝器記憶.體裝置歸？。由對應 =產生微指令之處理器p的控制電路⑶N來處理此項微指 7 °控制電路CON比較微指令定義的資料量與佔用值。以此方式，控制電路c〇N確認相關的區域z中是否有足夠的空 ^可儲存想要的資料。如果有足夠的空間，則控制電路 N向微指令定址電路AGB報告有足夠的空間，並且還更新 :參數。這表示其認為資料已儲存到相關區域，而仍 =μ凡成。因此，可將佔用值參數的更新視為於相關區域中的預留。 ^ 現在將說明圖5顯示之步驟s 1 2期間發生的事項。步驟表^艮據相關微指令讀取匯集型記憶體SDRAM ’已解說 :面S IF開啟處理微指令而開始讀取的瞬間，與相 n指令關聯的確認信號離開確認信號緩衝器記憶體 —C K，如圖7所示。此確認信號指示存取是寫入操另外此確認信號指定產生微指令的處理器p。因 ^ r Ϊ應於此處理器P的控制電路C〇 N知道應提供儲存資料人==型5己憶體SDRAM位址。另外，控制電路⑶N根據微指 ^ “ ί ί涉及存取操作的資料量，這些指示構成確認信號的一部份。 & ^

品母當士將來自於匯集型記憶體SDRAM的資料對寫入到相關區或Z 0^控制電路CON會遞增寫入指標。另外，其更新佔 3 2 —控制電路⑶N繼續如此執行，直到按照微指令的定我來70成對匯集型記憶體SDRAM的讀取存取。控制電路c〇N

523674 五、發明說明（19) =用，涉及^存取操作的資料量（此資料量係由確認信號所指不並藉由計數寫入到介面記憶體SRAM的資料，來偵測存取操作結束。 2人自、疋區域z讀取資料對後，控制此區域的控制電路C^N會遞增讀取指標。另外，其更新佔用值。介面記憶體存取仲裁器ARBBR控制對介面記憶體SRAM的 = 不同的存取類型：（1)由存取介面SIF存取，以便於^ =匯集型記憶體SDRAM寫入到介面記憶體SRAM ; (2) ΐ ί。衝器記憶體0B1執行的存取操作；（3)輸出緩衝器記 ==M 執仃。的存取操作；以及（4 )輪出緩衝器記憶體0B3 & =卜I取操作。最後三個提及的存取操作分別用於將介面5己憶租SRAM内含的資料傳送到處理器ρι、p2及”。 ”土發送給介面記憶體存取仲裁器arbbr的請求，將 ί AR』R;I„面記憶體“〇的任何存取。介面記憶體存取仲裁目前的請求來選定具有最高優先順序的請求。 :入：=求(經由存取介面SIF存取)具有最高優先順 :a :二疋寫入資料對(如上文所述），所以此類的請求通二：=個時序週期發生-次。寫入操作只需要-個時斤週期。因此，於讀取模式中合古 ^ δμ 、、曰有足夠的機會可存取介面圯It、體SRAM，以便將資料傳送到各種處理器？。輪Λ緩衝十器記憶體0B與單元β之間的私有讀取匯取存取&戈小，來進仃給定之輸出緩衝器記憶體0Β的讀 :存:”。例如，假設匯流排的大小為Μ位位元。這表不於母個時序週期，都可將Ν/2位位元部份從輸出緩衝 523674 五、發明說明（20) ;二隐體OB ::运到單元B。讀取介面記憶體π·係以

Si單^:對包含2N位位元1此，將-對資料對八序週期。料-對資料對涉及以讀 =憶體㈣的請求。因此，於本範例中， °°憶體0 β母隔4個時序週期發送一個存取請 ί二：:Τ月單元β的匯流排大小指定各種輸出緩衝器。己憶脰ΟΒ的存取言月求頻率。如果私有讀取匯流排_的大小為N/ ^位位7〇，則每隔8個時序週期有一個存取請求。 “下列說明有關於存取介面記憶體SRAM之仲裁的範例。假設私有讀取匯流排BBR1的大小為N/2位位元，而私有讀取匯流排BBR2及私有讀取匯流排BBR2的大小為N/4位位元。存取介面SIF的存取操作具有最高優先順序，按優先順序’接著是輸出緩衝器記憶體0B1、〇B2暨0B3的存取操作。最後，假設所有存取類型（SIF、0B1、〇B2、〇B3)的請求都是於第一時序週期内同時發出。週期1 :所有請求都是同時進行；未決請求：存取介面 SIF、輸出緩衝器記憶體0B1、0B2暨0B3。週期2 ·引入並排出具有最高優先順序的存取介面g I ρ請求；輸出缓衝器記憶體0B1、0B2暨0B3維持其請求；未決請求：輸出緩衝器記憶體OBI、0B2暨0B3。週期3 :引入並排出具有第二高優先順序的輸出緩衝器記憶體OB 1請求；存取介面S I F發送出新請求；未決請求：存取介面SIF、輸出緩衝器記憶體0B2暨0B3。週期4 :引入並排出具有最高優先順序的存取介面S I F請

第24頁 523674 五、發明說明（21) 求；輸出緩衝器記憶體0 B2暨0B3維持其請求；未決請求：輸出緩衝器記憶體0B2暨0B3。 · 週期5 ··引入並排出具有弟二南優先順序的輸出緩衝器記憶體0B2請求；存取介面S I F發送出新請求；未決請求：存取介面SIF、輸出緩衝器記憶體0B3。週期6 :引入並排出具有最高優先順序的存取介面s I ρ請求；正在執行的輸出緩衝器記憶體Ο B 1超過緩衝器容量並再次發出請求；未決請求：存取介面S I F、輸出緩衝器記憶體0B1暨0B3。週期7 :引入並排出具有第二南優先順序的輸出緩衝器記憶體OB 1請求；存取介面S I F發送出新請求；未決請求：存取介面SIF及輸出緩衝器記憶體0B3。週期8 :引入並排出具有最高優先順序的存取介面$ I ρ請求；輸出緩衝器記憶體0B3維持其請求；未決請求：輸出緩衝器記憶體0B3。週期9 :引入並排出具有第四高優先順序的輸出緩衝器記憶體0B3請求；存取介面S IF發送出新請求；未決請求：存取介面S I F。週期1 0 :引入並排出具有最高優先順序的存取介面S I F 請求；正在執行的輸出緩衝器記憶體〇B 1超過缓衝器容量並再次發出請求；未決請求：輸出緩衝器記憶體〇B 1。週期11 :引入並排出具有第二高優先順序的輸出緩衝器記憶體0B2請求；存取介面s IF發送出新請求；未決請求：存取介面S I F。

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週期1 2 :引入並排出具有最高優先順序的存取介面s j f 請求；正在執行的輸出緩衝器記憶體〇β2超過緩衝器容量並再次發出請求；未決請求：輸出緩衝器記憶體0Β2。週期1 3 ··引入並排出具有第三高優先順序的輸出缓衝器。己憶體Ο Β 2清求；存取介面$ I {Γ發送出新請求；未決請求：存取介面S IF。週期14 ·引入並排出具有最高優先順序的存取介面up 請求；正在執行的輸出緩衝器記憶體0B1超過緩衝器容量並再次發出請求；未決請求：輸出緩衝器記憶體⑽1。

週期1 5 :引入並排出具有第二高優先順序的輸出緩衝器冗憶體OB 1請求；存取介面s丨f發送出新請求；未決請求：存取介面S I F。週期1 6 :引入並排出具有最高優先順序的存取介面s ! f 請求；正在執行的輸出緩衝器記憶體0B3超過緩衝器容量並再次發出請求；未決請求：輸出緩衝器記憶體0B3。週期1 7 :引入並排出具有第四高優先順序的輸出緩衝器記憶體0B3請求；存取介面s丨F發送出新請求；未決請求：存取介面S I F。

週期1 8 :引入並排出具有最高優先順序的存取介面s I F 請求；正在執行的輪出緩衝器記憶體〇B 1超過緩衝器容量並再次發出請求；未決請求：輸出緩衝器記憶體〇B 1。

週期1 9 :引入並排出具有第二高優先順序的輸出緩衝器記憶體OB 1請求；存取介面s I ρ發送出新請求；未決請求：存取介面S I F。

第26頁 523674 五、發明說明（23) 週期20 ·引入並排出具有最南優先順序的存取介面sip 清求；正在執行的輸出緩衝器記憶體〇β2超過緩衝器容量並再次發出請求；未決請求：輸出緩衝器記憶體〇Β 2。週期2 1 ·引入並排出具有第三高優先順序的輸出緩衝器

記憶體ΟΒ2請求；存取介面S if發送出新請求；未決請求·· 存取介面SIF。、 &週期22 :引入並排出具有最高優先順序的存取介面SIF 晴求；正在執行的輸出緩衝器記憶體卯1超過緩衝器容量並再次發出請求；未決請求：輸出緩衝器記憶體〇B 1。士週期23 :引入並排出具有第二高優先順序的輸出緩衝器圮憶體OB 1請求；存取介面s丨F發送出新請求；未決請求：_ 存取介面SIF。週期24 :引入並排出具有最請求；正在執行的輸出緩衝器並再次發出請求；未決請求：週期2 5 :引入並排出具有第。己憶體Ο B 3請求；存取介面$ I f 存取介面S I F。高優先順序的存取介面S I F 記憶體OB3超過緩衝器容量輸出緩衝器記憶體OB3。四高優先順序的輸出缓衝器發送出新請求；未決請求：

引入並排出具有最高優先順序的存取介面S I F ^ 在=行的輸出緩衝器記憶體⑽1超過緩衝器容量再人么出明求’未決請求：輸出緩衝器記憶體OB 1。具有8週期的週期性。這就如具所產生的仲裁。這是由於本範例前文中說明的存取操作有八個狀態的循環型機器

523674 五、發明說明（24) 假設所有的單元B都是定期處理其資料。 *另二：没ΐ :f面sIF每隔兩個時序週期發出存取請求貝際上，廷些假設並不一苴士人，配合仲裁器及優先順序來_ ^ 4原因，最好而不是配合循環型機面記憶體咖的存取，賴的某種彈性程度：因此裁；關於存取介面記憶體頻寬。 u此，可有效利用可用的資料傳送下面是每隔兩個時序週期只有一 SRAM (=由存取介面sif存取）所仿攄”，、子"面圮憶體應涉及奇數資料量的微指2之規則的例夕卜。如果響里」城？日7來存取匯集型

時，則會發生此項例外。除 v 心 M 1 于、了取後的資料元辛以休，&士涉及此項存取的資料都具有伙來、，、、斤有到介面記憶體SRAM的資料對。导义h _ 成要寫入 ^ ^ ^七取後的資料元素為單獨的資枓：素：其热法使用下—個資料元素來構成資料對”曰貝因為该貪料7L素是另一個存取操作的第一個」、疋此是為另-個處理器P所準備的 “士果二’、’因存取操作的第一個資料元辛 I 、·，°果另—個〇 @ ^ ^ ^ ^ SRAM ^ ^ 饮牡仔取彳呆作包含之最後一對的寫入操作之後的時序週期内，、貝枓

.^ ^ /少及可數貢料元去县》V 存取的最後-個資料元素料IB後，就會資^ 入：面記憶體關中，而不需要伙伴。結果，有兩的寫入存取㈣’而沒有—個時序週期的暫停 t 作。子取钿作間允許一個讀取存取操

523674 五、發明說明（25) " 〜----- 圖5及9與讀取模式之記憶體介面丨NT的操模式，操作大體上對稱。這表示寫入緩衝器記有:體裝寫置入 un~涵似於上文所述的讀取緩衝器記憶體裝置B^fr ^因 Ϊ而S Ϊ衝器記憶體裝iBUFW包括劃分成複數個區域的，#個區域都與不同的單元6關聯。於指示應將貝枓儲存於何處的微指令之前或之後，單元Β可將要寫專送給匯集型記憶體。事實上，區域對應的單元 _將要儲存的貢料傳送到匯集型記憶體後，就會立即填入 α個區域。例如，將會繼續填入區域，直到資料完全填滿區域。在此情況下，記憶體介面ΝΤ將指示相關的單元Β不再有任何的空間可儲存新資料。這將阻止單元Β供應新資料，直到相關區域中有可用的空間。從區域2傳送到匯集型記憶體的資料導致有可用的空間。只要仲裁器ARB接受微指令且經過存取介面s IF處理後，就會立即發生此類的 2儲。同樣地，可在相關單元B供應資料之前發出微指令。無論如何，只要寫入緩衝器記憶體裝置肋”未指示足夠的相關區域填入程度，就不會將任何微指令傳送給仲裁器 ARB。圖10顯示用以說明如「發明概述」中概述之本發明基本特性的圖式。一處理器ρ產生一邏輯請求“卩。該邏輯請求 LRQ定義一資料群組GRp共同的至少一項特性CAr。一定址電路AG A以該邏輯請求LRQ為基礎來產生一實體請求PRq。該實體請求PRQ定義與該資料群組GRp有關的記憶體MEM位址A ° —記憶體介面INT響應實體請求pRQ，完成記憶體mem

第29頁 523674 五、發明說明（26) 與處理器p間的資料群組GRP傳送TRNSFR。例如，於視訊處理裝置中可使用如圖丨〇所示的特性。此情況下，邏輯請求LRQ可定義（例如）一行發光像素。示處理操作的處理器可進行此類的請求。邏常適用於其起源的處理器。因此，不同處理； ϊ i:2能有極大的差異。但是可以標準化，例如，交換參數的通訊協定按昭扞號乂 ,,,.AGA, t., ^° 個以上開始儲存資料之位數5己憶體類型、一個或一 (CPU)來產生儲存。止的任務。可配合中央處理單元曰月1 說明係用於解說本發明，而不是限制本發案可部份說明係以此；圍内有各種的替代方中，應:主意圖：都是：：：置？能實體或功能。於此觀點的單一具體實施例。因此圖，母個圖式都僅僅代表本發明分開的方塊呈現，但θ 、，雖然圖式將不同的功能實體以一的實際實體來呈現?亚不排除將複數個功能實體以以單最後，申請專利範圍中為限制該項申請專利範圍口的，何參照符號不應視不排除使用申請專利範mi利：圍中的「包括」並的元件或步驟。出現在元 2之兀件或步驟以外的其他複數個此類的元件或步驟。之a的個」並不排除使用

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Claims

523674 六、申請專利範圍 1 · 一種配合記憶體（Μ E Μ )運作的資料處理裝置，其特徵在於該裝置包括： . 處理器（Ρ )，其用於產生〆用以定義一資料群組 (GRP)共同之至少一項特性（CAR)的邏輯請求（LRQ); -一定址電路（AGA)，其用於以該邏輯請求（LRQ)為基礎來產生一實體請求（PRQ)，該實體請求（PRq)定義與資料群組（G RP )有關的記憶體（me Μ )位址（A );以及一一記憶體介面（INT)，其用於以該實體請求（PRQ)為基礎來完成該記憶體（ME Μ )與該處理器（P )間之該資料群組 (GRP)的傳送（tRNsfR)。 2 ·如申請專利範圍第1項之裝置，該裝置包括複數個處理器及定址電路，其特徵在於該記憶體介面（I Ν Τ )包括：額外的定址電路（AG Β)，其用於以一實體請求 (PRQ)為基礎來產生微指令，一微指令指示記憶體與位址的一部份，該部份係與相關的資料群組有關；一一仲裁器（AR Β )，其用於接收與各別處理器關聯的微指令，並用於根據一仲裁結構，來一個一個地選定該等微指令，以及 -一存取介面（S I F )，其用於以仲裁器選定的順序來處理微指令，一經過處理的微指令建立對該微指令指定之吕己憶體部份及位址的存取。

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