JPS63140353A - 主記憶アクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理装置に関し、特に主記憶アクセス制御
方式に関する。

（従来の技術） 従来、複数の要求元と、相互に独立したアクセスが可能
な複数の主記憶単位から成る主記憶装置との間に置かれ
たアクセス制御回路は、主記憶装置へのサイクルタイム
（読出し／書込みサイクルに引続く開始時の間隔）とに
従って設計されている。すなわち、主記憶装置を構成す
る半導体素子によりサイクルタイムは一定に決定するこ
とができ、サイクルタイムに同期したアクセス時間は上
記アクセスタイムによって制御されている。

（発明が解決しようとする問題点） 最近、主記憶装置を構成する半導体素子の進歩は著しく
高速化が進んでいるため上述した同期式のアクセス制御
方式では一定のサイクルタイムに従って固定的に制御さ
れてしまうので、高速化の進んだ新しい記憶素子に置換
えようとしても新しい記憶素子に見合った制御を実現し
難いという欠点がある。

すなわち、高速化の進んだ新しい記憶素子に置換え、装
置の性能を向上しようとすると、大幅なハードウェアの
改造が必要であるという欠点がある。

本発明の目的は、複数の要求元と、相互に独立したアク
セス可能な複数の主記憶単位から成る主記憶装置との間
に、主記憶装置の使用状態にもとづいて要求元からのリ
クエストを受付ける主記憶アクセス制御装置を備え、上
記複数の主記憶単位の一つに対してアクセスを行い、複
数のサイクルタイムに対して各サイクルタイムに対応し
た段数のシフトレジスタによシクロツク信号に同期した
格納内容を順次シフトし、リクエスト受付は時には主記
憶単位のアドレス情報を上記シフトレジスタに設定し、
主記憶装置のサイクルタイムを記憶しておき、これらに
応じてシフトレジスタの有効段数を変更し、シフトレジ
スタの各段の内容と上記要求元から発生したリクエスト
にもとづく主記憶単位のアドレス情報とを比較して、上
記リクエストを受付け、主記憶単位に対してアクセスす
ることによって上記欠点を除去し、高速にバンクビジィ
を制御できるように構成した主記憶アクセス制御方式を
提供することにある。

（問題点を解決するための手段） 本発明による主記憶アクセス制御方式は、複数の要求元
と、主記憶装置と、シフトレジスタと、アドレス情報設
定手段と、サイクルタイム記憶手段と、サイクル制御手
段と、比較手段と、リクエスト受付け／アクセス手段と
を具備して構成したものである。

主記憶装置は、相互に独立してアクセス可能な複数の記
憶単位に分割されていてデータを格納するためのもので
ある。

シフトレジスタは、主記憶装置の複数のサイクルタイム
に対応した段数から成り、クロック信号に同期して格納
内容を順次、シフトするためのものである。

アドレス情報設定手段は、リクエストの受付は時に記憶
単位に該当するアドレス情報をシフトレジスタに設定す
るためのものである。

サイクルタイム記憶手段は、主記憶装置のサイクルタイ
ムを記憶するためのものである。

サイクル制御手段は、サイクルタイム記憶手段の内容に
従ってサイクルタイムの数値に応じてシフトレジスタの
有効段数を変更するためのものである。

比較手段は、シフトレジスタの各段の内容と、要求元か
ら発生したリクエストにもとづき主記憶単位のアドレス
情報とを比較するためのものである。

リクエスト受付け／アクセス手段は、比較手段の結果に
よりリクエストを受付け、クロック信号に同期して主記
憶単位にアクセスするためのものである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明による主記憶アクセス制御方式を実現
する一実施例を示すブロック図である。

第１図において本発明の情報処理装置は、要求元となる
ＣＰＵＩ　、２、ならびにＩ１０プロセサ３．４と、相
互に独立し、且つ、アクセス可能な８つの主記憶単位（
ＭＵＯ−ＭＵ７　）６〜１８に分割された主記憶装置と
、リクエスト受付は回路Ｓと、メモリアクセス制御回路
スッと、リクエスト優先判定回路】６と、シフトレジス
タ１５と、サイクルタイム記憶回路２１と、サイクルタ
イム制御回路１４と、比較回路１９と、ビジー判定回路
１８とを具備して構成したものである。

リクエスト受付は回路５は信号線６６により主記憶への
メモリリクエスト信号を受付け、リクエスト先の主記憶
単位に応じてメモリリクエスト制御信号を信号線５１〜
Ｓ８上へ送出するためのものである。

メモリアクセス制御回路１７は、信号線２０上のクロッ
ク信号に同期して、上記主記憶単位の一つに対してアク
セスを制御し、信号線６６上にメモリアクセス信号を発
生するとともに、リクエスト受付は時に信号線６５を介
してシフトレジスタ】Ｓへ主記憶単位のアドレス情報を
設定するためのものである。

リクエスト優先判定回路１６は、要求元となるＣＰＵＩ
、２およびＩ１０プロセサ３．４からのリクエストの優
先順位を判定するためのものである。

シフトレジスタ１５は、主記憶装置の複数のサイクルタ
イムに対して各サイクルタイムに対応した段数から成シ
、信号線２０上のクロック信号に同期して格納内容を順
次シフトするためのものである。

サイクルタイム記憶回路２１は、信号線９１上のサイク
ルタイム設定信号に応じて主記憶装置のサイクルタイム
を記憶するためのものである。

サイクルタイム制御回路１４は、サイクルタイム記憶回
路２１から信号線ＢＯ上に送出されたサイクルタイム指
示信号に従い、サイクルタイムの数値に応じてシフトレ
ジスタ１５の有効段数を指示し、シフトレジスタ有効信
号を信号線７５〜８２上に送出するためのものである。

比較回路１９は、・信号線６７〜フ４上でシフトレジス
タ１５の各段の内容を示すビジーアドレス情報と、要求
元となるＣＰＵＩ、２およびＩ１０プロセサ３，４から
のリクエストの優先順位を判定した結果、リクエスト優
先回路１６よシ信号線６３上に出力されるメモリリクエ
スト情報とを信号線７５〜８２上に送出されたシフトレ
ジスタ有効信号に応じて比較するためのものである。

ビジー判定回路１８は、比較回路１９からの比較出力が
一致を表したときに信号線８３〜９０上に出力されるア
ドレス一致信号に従って、リクエストのあった主記憶単
位の使用状態を判定し、信号線６４上のビジー信号によ
シメモリアクセス制御回路】７に通知するためのもので
ある。

次に、第１図の動作について説明する。

第１図において、信号線９１上のサイクルタイム設定信
号に従って、複数のサイクルタイムのうちの一つがサイ
クルタイム記憶回路２１に設定される。要求元となるＣ
ＰＵＩ　、２およびＩ１０プロセサ３．４から信号線５
９〜６２上へ送出されたメモリリクエスト制御信号はリ
クエスト優先回路】６により優先順位が判定される。そ
の結果、要求を送出している主記憶単位に関するメモリ
リクエスト情報が信号線６３上に送出され、メモリリク
エスト制御回路１７と比較回路１９とに入力される。

信号線６３上のメモリリクエスト情報の他に、サイクル
タイム記憶回路２１から信号線５０上に送出されたサイ
クルタイム指示信号に応じてサイクルタイム制御回路１
４から信号線７５〜８２上に送出されるシフトレジスタ
有効信号と、信号線６７〜７４上で７フトレジスタ１５
の各段の内容を示すビジーアドレス情報とが比較回路１
９に加えられる。

信号線７５〜８２上のシフトレジスタ有効信号は、信号
線６７〜フ４上でシフトレジスタＩＳの各段の内容に対
応するビジーアドレス情報にそれぞれ対応し、シフトレ
ジスタ１５の各段の内容が有効であるか否かを表わして
いる。すなわち、サイクル記憶回路２１の内容によりサ
イクルタイムの数値に応じてシフトレジスタＩＳＯ実質
的な有効段数を変更することができるように制御されて
いる。

比較回路１９は、信号線７５〜８２上のシフトレジスタ
有効信号のうち有効性が指示されている段のシフトレジ
スタ１５の内容と、信号線６７〜７４上のビジーアドレ
ス情報とを信号線６３上のメモリリクエスト情報によっ
て比較し、シフトレジスタ１５の各段ごとに比較して各
段に対応するアドレス一致傷号を信号線８３〜９０上に
出力する。

ビジー判定回路】８は、比較回路１９から信号線８３〜
９０上に出力されたアドレス一致信号により、要求のあ
った主記憶単位の使用状態を判定する。すなわち、信号
線８３〜９０上のアドレス一致信号のうち、一つでもア
ドレス一致を示していれば、要求のあった主記憶単位は
現状使用中であるので、信号線６４上のビジー信号を％
ＩＩＩにしてメモリアクセス制御回路ｌフに通知する。

逆に、信号線８３〜９０上のアドレス一致信号がすべて
アドレス一致を示していなければ、要求のあった主記憶
単位は未使用と判定され、信号線６４上のビジー信号を
％ＯＩ′にしてメモリアクセス制御回路１７に通知する
。

信号線６４上のビジー信号が％Ｏｒであるならば、メモ
リアクセス制御回路１７では要求のあったメモリリクエ
スト情報（＠帰線６３上）に従って、信号線６６上のメ
モリアクセス信号をリクエスト受付は回路Ｓへ出力する
とともに、信号線６Ｂ上の主記憶アドレス信号を用いて
リクエストした主記憶のアドレス情報をシフトレジスタ
１５に登録する。シフトレジスタＩＳでは、信号線２０
上のクロック信号に同期して格納内容を順次シフトする
。

信号線６４上のビジー信号が％ＩＩ′であるならば、要
求のあったメモリリクエストは該当する主記憶単位が未
使用状態になるまでメモリアクセス制御回路１７で待た
される。

主記憶の素子をさらに高速化された新しい記憶素子に置
換え、装置の性能向上を計ろうとするときには、新しい
記憶素子に対応したサイクルタイムを信号線９】上のサ
イクルタイム設定信号によ如サイクルタイム記憶回路２
１に設定しておく。

この場合には、サイクルタイム記憶回路２１に設定され
たサイクルタイムの数値に応じて、信号線７５〜８２上
の７フトレジスタ有効信号を用いてシフトレジスタＩＳ
の有効段数を変更することができる。

（発明の効果） 以上説明したように本発明は、サイクルタイムの数値に
応じて容易に主記憶単位へのアクセス制御を変更できる
ようにしておくことによシ、・高速化の進んだ新しい記
憶素子に主記憶の素子を置換えれば、装置の性能向上を
計ろうとするときにも新たなハードウェアを追加する必
要がないという効果がある。

【図面の簡単な説明】

第１図は、本発明による主記憶アクセス制御方式を実現
する一実施例を示すブロック図である。 １．２・・・ＣＰＵ ３．４・・−Ｉ１０プロセサ ５・φ・リクエスト受付は回路 ６〜１３１１・ｅ主記憶単位 １４・・・サイクルタイム制御回路 Ｉｓ・・・シフトレジスタ １６・・・リクエスト優先判定回路 １７・・・メモリアクセス制御回路 １Ｂ会・・ビジー判定回路 １９・・・比較回路

Claims (1)

【特許請求の範囲】
1. 複数の要求元と、相互に独立してアクセス可能な複数の
   記憶単位に分割されていてデータを格納するための主記
   憶装置と、前記主記憶装置の複数のサイクルタイムに対
   応した段数から成り、クロック信号に同期して格納内容
   を順次、シフトするためのシフトレジスタと、前記リク
   エストの受付け時に前記記憶単位に該当するアドレス情
   報を前記シフトレジスタに設定するためのアドレス情報
   設定手段と、前記主記憶装置のサイクルタイムを記憶す
   るためのサイクルタイム記憶手段と、前記サイクルタイ
   ム記憶手段の内容に従つてサイクルタイムの数値に応じ
   て前記シフトレジスタの有効段数を変更するためのサイ
   クル制御手段と、前記シフトレジスタの各段の内容と前
   記要求元から発生したリクエストにもとづき前記主記憶
   単位のアドレス情報とを比較するための比較手段と、前
   記比較手段の結果により前記リクエストを受付け、前記
   クロック信号に同期して前記主記憶単位にアクセスする
   ためのリクエスト受付け／アクセス手段とを具備して構
   成したことを特徴とする主記憶アクセス制御方式。