JPH0589027A - 監視機能付ライトバツフア - Google Patents
監視機能付ライトバツフアInfo
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- JPH0589027A JPH0589027A JP3274941A JP27494191A JPH0589027A JP H0589027 A JPH0589027 A JP H0589027A JP 3274941 A JP3274941 A JP 3274941A JP 27494191 A JP27494191 A JP 27494191A JP H0589027 A JPH0589027 A JP H0589027A
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- JP
- Japan
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- bus
- address
- write
- bus master
- write buffer
- Prior art date
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Abstract
(57)【要約】
【目的】バスバックオフ要求による他のバスマスタの待
ち時間を短縮すること。 【構成】他のバスマスタ５０が共有メモリ４０をリード
しようとする時、ライトバッファ制御回路６４は、共有
バス３０上のアドレスとタグレジスタ６２のアドレスと
をコンパレータ６６に比較させ、いずれかのコンパレー
タ６６で一致を検出した場合には、他のバスマスタ５０
に対してバスバックオフを要求する。その後、セレクタ
６５により一致を検出したアドレスまで順次セレクトし
てライトアクセスを共有メモリ４０に対して実行する。
その後、他のバスマスタ５０へのバスバックオフ要求を
解除し、他のバスマスタ５０にリードアクセスを行なわ
せ、その終了後、ＦＩＦＯメモリ６１，６３及びタグレ
ジスタ６２内で待機状態となっているライトアクセスを
共有メモリ４０に対して実行する。
ち時間を短縮すること。 【構成】他のバスマスタ５０が共有メモリ４０をリード
しようとする時、ライトバッファ制御回路６４は、共有
バス３０上のアドレスとタグレジスタ６２のアドレスと
をコンパレータ６６に比較させ、いずれかのコンパレー
タ６６で一致を検出した場合には、他のバスマスタ５０
に対してバスバックオフを要求する。その後、セレクタ
６５により一致を検出したアドレスまで順次セレクトし
てライトアクセスを共有メモリ４０に対して実行する。
その後、他のバスマスタ５０へのバスバックオフ要求を
解除し、他のバスマスタ５０にリードアクセスを行なわ
せ、その終了後、ＦＩＦＯメモリ６１，６３及びタグレ
ジスタ６２内で待機状態となっているライトアクセスを
共有メモリ４０に対して実行する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵと共有バスとの
間に置かれるライトバッファに関する。
間に置かれるライトバッファに関する。
【０００２】
【従来の技術】従来、ライトバッファは、その用途とし
て、ＣＰＵのライト動作時に、そのデータを一時的に蓄
えることにより、メモリアクセスに伴う待ち時間がＣＰ
Ｕに及ばないようにする目的で使われている。
て、ＣＰＵのライト動作時に、そのデータを一時的に蓄
えることにより、メモリアクセスに伴う待ち時間がＣＰ
Ｕに及ばないようにする目的で使われている。
【０００３】図３は、このようなライトバッファを有す
るシステム構成を示す図で、図中、１０がライトバッフ
ァである。２０はＣＰＵ、３０は共有バス、４０は共有
メモリであり、５０は他のバスマスタである。ライトバ
ッファ１０は、データ用，アドレス用，及び転送属性用
の３つのＦＩＦＯ（First-In First-Out）メモリ１１，
１２，１３と、ライトバッファ制御回路１４とで構成さ
れている。
るシステム構成を示す図で、図中、１０がライトバッフ
ァである。２０はＣＰＵ、３０は共有バス、４０は共有
メモリであり、５０は他のバスマスタである。ライトバ
ッファ１０は、データ用，アドレス用，及び転送属性用
の３つのＦＩＦＯ（First-In First-Out）メモリ１１，
１２，１３と、ライトバッファ制御回路１４とで構成さ
れている。
【０００４】このような構成のシステムでは、ＣＰＵ２
０がライトアクセスを発行すると、ライトバッファ１０
のライトバッファ制御回路１４は、データをデータ用Ｆ
ＩＦＯメモリ１１に書き込み、アドレスをアドレス用Ｆ
ＩＦＯメモリ１２に、転送属性を転送属性用ＦＩＦＯメ
モリ１３に書き込む。この時、ライトバッファ制御回路
１４は、即座に、ＣＰＵ２０に対して応答を返し、ＣＰ
Ｕ２０はメインメモリ（共有メモリ４０）にデータが書
き込まれるのを待つことなく、次の処理に移行する。そ
の後、ライトバッファ制御回路１４は、共有バス３０を
獲得し、ＦＩＦＯメモリ１１，１２，１３内で待機状態
となっているライトアクセスを共有メモリ４０に対して
実行する。
０がライトアクセスを発行すると、ライトバッファ１０
のライトバッファ制御回路１４は、データをデータ用Ｆ
ＩＦＯメモリ１１に書き込み、アドレスをアドレス用Ｆ
ＩＦＯメモリ１２に、転送属性を転送属性用ＦＩＦＯメ
モリ１３に書き込む。この時、ライトバッファ制御回路
１４は、即座に、ＣＰＵ２０に対して応答を返し、ＣＰ
Ｕ２０はメインメモリ（共有メモリ４０）にデータが書
き込まれるのを待つことなく、次の処理に移行する。そ
の後、ライトバッファ制御回路１４は、共有バス３０を
獲得し、ＦＩＦＯメモリ１１，１２，１３内で待機状態
となっているライトアクセスを共有メモリ４０に対して
実行する。
【０００５】ところで、ライトバッファ１０が前述のよ
うにライトアクセスを格納しているときに、他のバスマ
スタ５０が共有バス３０を獲得し、共有メモリ４０内の
データを読み出そうとする場合、他のバスマスタ５０
は、ステールデータを読出してしまう可能性がある。つ
まり、他のバスマスタ５０が読み出そうとしているアド
レスとライトバッファ１０が書き込もうとするアドレス
とが一致している場合には、ライトバッファ１０が書き
込む前に他のバスマスタ５０が読み出しを行なうと、誤
ったデータを読み込むことになる。
うにライトアクセスを格納しているときに、他のバスマ
スタ５０が共有バス３０を獲得し、共有メモリ４０内の
データを読み出そうとする場合、他のバスマスタ５０
は、ステールデータを読出してしまう可能性がある。つ
まり、他のバスマスタ５０が読み出そうとしているアド
レスとライトバッファ１０が書き込もうとするアドレス
とが一致している場合には、ライトバッファ１０が書き
込む前に他のバスマスタ５０が読み出しを行なうと、誤
ったデータを読み込むことになる。
【０００６】このような問題点を解決するためには、他
のバスマスタ５０が発行したアクセスを一旦中断させ、
ライトバッファ１０内のデータをメインメモリ４０に書
き込み、その後、他のバスマスタ５０にアクセスを再開
させる必要がある。このような動作は、バスバックオフ
と称されている。
のバスマスタ５０が発行したアクセスを一旦中断させ、
ライトバッファ１０内のデータをメインメモリ４０に書
き込み、その後、他のバスマスタ５０にアクセスを再開
させる必要がある。このような動作は、バスバックオフ
と称されている。
【０００７】図４の（Ａ）乃至（Ｄ）は、このようなバ
スバックオフ動作の例を示す図である。この例では、ラ
イトバッファ１０のライトアドレスと他のバスマスタ５
０のリードアドレスが一致している場合である。
スバックオフ動作の例を示す図である。この例では、ラ
イトバッファ１０のライトアドレスと他のバスマスタ５
０のリードアドレスが一致している場合である。
【０００８】Ｉ．共有メモリ４０のアドレスＡのデータ
がｘである時、ＣＰＵ２０がそのアドレスＡにデータｙ
を書き込むライトアクセスを発行する。これにより、ラ
イトバッファ１０には、データｙが格納される（図４の
（Ａ））。
がｘである時、ＣＰＵ２０がそのアドレスＡにデータｙ
を書き込むライトアクセスを発行する。これにより、ラ
イトバッファ１０には、データｙが格納される（図４の
（Ａ））。
【０００９】II．ライトバッファ１０の内容が共有メモ
リ４０に書き込まれる前に、他のバスマスタ５０がアド
レスＡのデータを読もうとする（図４の（Ｂ））。
リ４０に書き込まれる前に、他のバスマスタ５０がアド
レスＡのデータを読もうとする（図４の（Ｂ））。
【００１０】III ．共有バス３０を監視し、他のバスマ
スタ５０のリードアクセスを確認したライトバッファ１
０は、他のバスマスタ５０に対してバスバックオフを要
求する（図４の（Ｂ））。
スタ５０のリードアクセスを確認したライトバッファ１
０は、他のバスマスタ５０に対してバスバックオフを要
求する（図４の（Ｂ））。
【００１１】IV．ライトバッファ１０は、その内容を共
有メモリ４０に書き込む（図４の（Ｃ））。
有メモリ４０に書き込む（図４の（Ｃ））。
【００１２】Ｖ．ライトバッファ１０は、他のバスマス
タ５０に対するバスバックオフ要求を解除する（図４の
（Ｃ））。
タ５０に対するバスバックオフ要求を解除する（図４の
（Ｃ））。
【００１３】VI．他のバスマスタ５０は、中断されてい
たリードアクセスを再開し、正しいデータｙを読み込む
（図４の（Ｄ））。
たリードアクセスを再開し、正しいデータｙを読み込む
（図４の（Ｄ））。
【００１４】
【発明が解決しようとする課題】ところが、他のバスマ
スタ５０もＣＰＵである場合には、このバスバックオフ
は頻繁に起こり得る。その都度、他のバスマスタ５０
は、メインメモリ４０のリードアクセスに長い待ち時間
を要求されることになる。
スタ５０もＣＰＵである場合には、このバスバックオフ
は頻繁に起こり得る。その都度、他のバスマスタ５０
は、メインメモリ４０のリードアクセスに長い待ち時間
を要求されることになる。
【００１５】また、複数のバスマスタがライトバッファ
を有する場合には、ライトバッファの書き戻しに時間が
かかり、さらに長い待ち時間がバスマスタに要求され
る。
を有する場合には、ライトバッファの書き戻しに時間が
かかり、さらに長い待ち時間がバスマスタに要求され
る。
【００１６】これは、ライトバッファ１０がライトアク
セスを格納しているときに、他のバスマスタ５０が共有
メモリ４０にアクセスしようとする場合にはいつでもバ
スバックオフを他のバスマスタ５０に要求するようにし
ているということに原因がある。
セスを格納しているときに、他のバスマスタ５０が共有
メモリ４０にアクセスしようとする場合にはいつでもバ
スバックオフを他のバスマスタ５０に要求するようにし
ているということに原因がある。
【００１７】してみれば、ライトバッファ１０が格納し
ているライトアクセスのアドレスに他のバスマスタ５０
がアクセスしようとしたときにのみバスバックオフ要求
を行なうようにすれば、他のバスマスタ５０の待ち時間
が大幅に短縮されることは明かである。
ているライトアクセスのアドレスに他のバスマスタ５０
がアクセスしようとしたときにのみバスバックオフ要求
を行なうようにすれば、他のバスマスタ５０の待ち時間
が大幅に短縮されることは明かである。
【００１８】本発明の課題は、ライトバッファが格納し
ているライトアクセスのアドレスに他のバスマスタがア
クセスしようとしたときにのみ、他のバスマスタに対し
てバスバックオフ要求を行なうようにすることである。
ているライトアクセスのアドレスに他のバスマスタがア
クセスしようとしたときにのみ、他のバスマスタに対し
てバスバックオフ要求を行なうようにすることである。
【００１９】
【課題を解決するための手段】本発明の手段は次の通り
である。データ格納手段１（図１の機能ブロック図を参
照、以下同じ）は、書き込むべきライトデータを保持す
る。アドレス格納手段２は、共通メモリの書き込みアド
レスを保持する。監視手段３は、共通バスに接続された
他のバスマスタから前記共通メモリのアクセスのために
前記共通バス上に出力されるアドレスを監視する。比較
手段４は、前記監視手段３が前記共通バス上のアドレス
を検出したとき、その共通バス上のアドレスと前記アド
レス格納手段２に保持されているアドレスとを比較す
る。制御手段５は、前記データ格納手段１に保持された
データを前記アドレス格納手段２に保持された前記共通
メモリのアドレスに書き込み制御するもので、特に、前
記比較手段４により両アドレスの一致が検出された場合
にのみ前記他のバスマスタに対してバスバックオフを要
求する。
である。データ格納手段１（図１の機能ブロック図を参
照、以下同じ）は、書き込むべきライトデータを保持す
る。アドレス格納手段２は、共通メモリの書き込みアド
レスを保持する。監視手段３は、共通バスに接続された
他のバスマスタから前記共通メモリのアクセスのために
前記共通バス上に出力されるアドレスを監視する。比較
手段４は、前記監視手段３が前記共通バス上のアドレス
を検出したとき、その共通バス上のアドレスと前記アド
レス格納手段２に保持されているアドレスとを比較す
る。制御手段５は、前記データ格納手段１に保持された
データを前記アドレス格納手段２に保持された前記共通
メモリのアドレスに書き込み制御するもので、特に、前
記比較手段４により両アドレスの一致が検出された場合
にのみ前記他のバスマスタに対してバスバックオフを要
求する。
【００２０】
【作用】本発明の手段の作用は次の通りである。監視手
段３によって、共通バスに接続された他のバスマスタか
ら共通メモリのアクセスのために前記共通バス上に出力
されるアドレスを監視し、これが前記共通バス上のアド
レスを検出したとき、比較手段４は、その共通バス上の
アドレスと前記アドレス格納手段２に保持されているア
ドレスとを比較し、その比較により両アドレスの一致が
検出された場合に、制御手段５は、前記他のバスマスタ
に対してバスバックオフを要求する。従って、ライトバ
ッファが格納しているライトアクセスのアドレスに他の
バスマスタがアクセスしようとしたときにのみ他のバス
マスタに対してバスバックオフ要求が行なわれるため、
他のバスマスタの待ち時間が大幅に短縮される。
段３によって、共通バスに接続された他のバスマスタか
ら共通メモリのアクセスのために前記共通バス上に出力
されるアドレスを監視し、これが前記共通バス上のアド
レスを検出したとき、比較手段４は、その共通バス上の
アドレスと前記アドレス格納手段２に保持されているア
ドレスとを比較し、その比較により両アドレスの一致が
検出された場合に、制御手段５は、前記他のバスマスタ
に対してバスバックオフを要求する。従って、ライトバ
ッファが格納しているライトアクセスのアドレスに他の
バスマスタがアクセスしようとしたときにのみ他のバス
マスタに対してバスバックオフ要求が行なわれるため、
他のバスマスタの待ち時間が大幅に短縮される。
【００２１】
【実施例】以下、図２を参照して、本発明の一実施例を
説明する。図２は、実施例の監視機能付ライトバッファ
の適用されたシステムのブロック構成図であり、従来と
同じものには図３と同一の参照番号を付してある。
説明する。図２は、実施例の監視機能付ライトバッファ
の適用されたシステムのブロック構成図であり、従来と
同じものには図３と同一の参照番号を付してある。
【００２２】即ち、図中、参照番号２０はＣＰＵ、３０
は共有バス、４０は共有メモリ、５０はＣＰＵ等の他の
バスマスタである。そして、６０が実施例のライトバッ
ファを示すもので、これはライトデータを一時格納する
ためのＦＩＦＯメモリ６１，ライトアドレスを一時格納
するためのタグレジスタ６２（６２1，６２2 ，…６２
n ），転送属性を一時格納するためのＦＩＦＯメモリ６
３，ライトバッファ制御回路６４，ライトアドレスを選
択するためのセレクタ６５，タグレジスタ６３内のアド
レスと共有バス３０のアドレスを比較するためのコンパ
レータ６６（６６1 ，６６2 ，…６６n ）より構成され
ている。ここで、ＦＩＦＯメモリ６１，６２のデータ及
び転送属性の記憶容量と、タグレジスタ６２及びコンパ
レータ６６の数とは対応しており、ｎ個のデータ及び転
送属性の記憶、ｎ個のアドレスの記憶、及びｎ個の比較
が可能な構成とされている。
は共有バス、４０は共有メモリ、５０はＣＰＵ等の他の
バスマスタである。そして、６０が実施例のライトバッ
ファを示すもので、これはライトデータを一時格納する
ためのＦＩＦＯメモリ６１，ライトアドレスを一時格納
するためのタグレジスタ６２（６２1，６２2 ，…６２
n ），転送属性を一時格納するためのＦＩＦＯメモリ６
３，ライトバッファ制御回路６４，ライトアドレスを選
択するためのセレクタ６５，タグレジスタ６３内のアド
レスと共有バス３０のアドレスを比較するためのコンパ
レータ６６（６６1 ，６６2 ，…６６n ）より構成され
ている。ここで、ＦＩＦＯメモリ６１，６２のデータ及
び転送属性の記憶容量と、タグレジスタ６２及びコンパ
レータ６６の数とは対応しており、ｎ個のデータ及び転
送属性の記憶、ｎ個のアドレスの記憶、及びｎ個の比較
が可能な構成とされている。
【００２３】このような構成のシステムに於いては、Ｃ
ＰＵ２０がライトアクセスを発行すると、ライトバッフ
ァ６０のライトバッファ制御回路６４は、ＣＰＵ２０か
らのｎ個のライトデータをデータ用ＦＩＦＯメモリ６１
に書き込み、ｎ個のアドレスをタグレジスタ６２に、ま
たｎ個の転送属性を転送属性用ＦＩＦＯメモリ６３に書
き込む。この時、ライトバッファ制御回路６４は、即座
に、ＣＰＵ２０に対して応答を返し、ＣＰＵ２０はメイ
ンメモリ（共有メモリ４０）にデータが書き込まれるの
を待つことなく、次の処理に移行する。その後、ライト
バッファ制御回路６４は、共有バス３０を獲得し、ＦＩ
ＦＯメモリ６１，６３及びタグレジスタ６２内で待機状
態となっているライトアクセスを共有メモリ４０に対し
て実行する。即ち、ＦＩＦＯメモリ６１，６３からは格
納された順番にデータ及び転送属性が共有バス３０を介
して共有メモリ４０に与えられ、タグレジスタ６２に格
納されたアドレスは、セレクタ６５により選択されて共
有バス３０を介して共有メモリ４０に出力される。
ＰＵ２０がライトアクセスを発行すると、ライトバッフ
ァ６０のライトバッファ制御回路６４は、ＣＰＵ２０か
らのｎ個のライトデータをデータ用ＦＩＦＯメモリ６１
に書き込み、ｎ個のアドレスをタグレジスタ６２に、ま
たｎ個の転送属性を転送属性用ＦＩＦＯメモリ６３に書
き込む。この時、ライトバッファ制御回路６４は、即座
に、ＣＰＵ２０に対して応答を返し、ＣＰＵ２０はメイ
ンメモリ（共有メモリ４０）にデータが書き込まれるの
を待つことなく、次の処理に移行する。その後、ライト
バッファ制御回路６４は、共有バス３０を獲得し、ＦＩ
ＦＯメモリ６１，６３及びタグレジスタ６２内で待機状
態となっているライトアクセスを共有メモリ４０に対し
て実行する。即ち、ＦＩＦＯメモリ６１，６３からは格
納された順番にデータ及び転送属性が共有バス３０を介
して共有メモリ４０に与えられ、タグレジスタ６２に格
納されたアドレスは、セレクタ６５により選択されて共
有バス３０を介して共有メモリ４０に出力される。
【００２４】ここで、他のバスマスタ５０が共有バス３
０を獲得し、共有メモリ４０をリードしようとするとき
を考える。この場合には、ライトバッファ制御回路６４
は、他のバスマスタ５０より出力される共有バス３０上
のアドレスと、タグレジスタ６２に格納されているアド
レスとをコンパレータ６６に比較させる。そして、いず
れかのコンパレータ６６で一致を検出した（いずれかの
コンパレータ６６から一致信号が与えられた）場合に
は、他のバスマスタ５０に対してバスバックオフを要求
する。その後、ライトバッファ制御回路６４は、セレク
タ６５を制御して、一致を検出したアドレスまで順次セ
レクトし、その一致を検出したアドレスまでのライトア
クセスを共有メモリ４０に対して実行する。例えば、他
のバスマスタ５０から出力されたアドレスとタグレジス
タ６２の２番目のアドレスつまりタグレジスタ６２2 に
格納されたアドレスとの一致がコンパレータ６６2 によ
り検出された場合には、ライトバッファ制御回路６４
は、セレクタ６５によりタグレジスタ６２の１番目のア
ドレス，２番目のアドレス（即ち、タグレジスタ６
２1 ，６２2 に格納されているアドレス）を順に選択出
力させる。その後、他のバスマスタ５０へのバスバック
オフ要求を解除し、他のバスマスタ５０にリードアクセ
スを行なわせ、そのリードアクセス終了後、ＦＩＦＯメ
モリ６１，６３及びタグレジスタ６２内で待機状態とな
っているライトアクセスを共有メモリ４０に対して実行
する。
０を獲得し、共有メモリ４０をリードしようとするとき
を考える。この場合には、ライトバッファ制御回路６４
は、他のバスマスタ５０より出力される共有バス３０上
のアドレスと、タグレジスタ６２に格納されているアド
レスとをコンパレータ６６に比較させる。そして、いず
れかのコンパレータ６６で一致を検出した（いずれかの
コンパレータ６６から一致信号が与えられた）場合に
は、他のバスマスタ５０に対してバスバックオフを要求
する。その後、ライトバッファ制御回路６４は、セレク
タ６５を制御して、一致を検出したアドレスまで順次セ
レクトし、その一致を検出したアドレスまでのライトア
クセスを共有メモリ４０に対して実行する。例えば、他
のバスマスタ５０から出力されたアドレスとタグレジス
タ６２の２番目のアドレスつまりタグレジスタ６２2 に
格納されたアドレスとの一致がコンパレータ６６2 によ
り検出された場合には、ライトバッファ制御回路６４
は、セレクタ６５によりタグレジスタ６２の１番目のア
ドレス，２番目のアドレス（即ち、タグレジスタ６
２1 ，６２2 に格納されているアドレス）を順に選択出
力させる。その後、他のバスマスタ５０へのバスバック
オフ要求を解除し、他のバスマスタ５０にリードアクセ
スを行なわせ、そのリードアクセス終了後、ＦＩＦＯメ
モリ６１，６３及びタグレジスタ６２内で待機状態とな
っているライトアクセスを共有メモリ４０に対して実行
する。
【００２５】また、いずれのコンパレータ６６も一致を
検出しない場合には、他のバスマスタ５０に対してバス
バックオフを要求しない。
検出しない場合には、他のバスマスタ５０に対してバス
バックオフを要求しない。
【００２６】このように、共有バス３０のアドレスを監
視する機能をライトバッファに付加し、ライトバッファ
内のアドレスと他のバスマスタ５０の発行するアドレス
とが一致したときにのみ、他のバスマスタ５０に対して
バスバックオフを要求するようにしているため、他のバ
スマスタ５０は、ＣＰＵ２０がライトアクセスしようと
するアドレスへアクセスする場合以外は待つ必要がなく
なる。また、アドレスの一致が検出されたとき、その一
致するアドレスまでのデータを共有メモリ４０にライト
した後、バスバックオフ要求を解除して他のバスマスタ
５０にリードアクセスを行なわせ、その後、残りの保持
データのライトアクセスを行なうようにしているため、
さらに他のバスマスタ５０の待ち時間を短縮することが
できる。
視する機能をライトバッファに付加し、ライトバッファ
内のアドレスと他のバスマスタ５０の発行するアドレス
とが一致したときにのみ、他のバスマスタ５０に対して
バスバックオフを要求するようにしているため、他のバ
スマスタ５０は、ＣＰＵ２０がライトアクセスしようと
するアドレスへアクセスする場合以外は待つ必要がなく
なる。また、アドレスの一致が検出されたとき、その一
致するアドレスまでのデータを共有メモリ４０にライト
した後、バスバックオフ要求を解除して他のバスマスタ
５０にリードアクセスを行なわせ、その後、残りの保持
データのライトアクセスを行なうようにしているため、
さらに他のバスマスタ５０の待ち時間を短縮することが
できる。
【００２７】なお、上記実施例では、ライトデータ用及
び転送属性用のメモリがＦＩＦＯのメモリとなっている
が、それぞれのメモリをタグレジスタ６２と同様の構成
としてセレクタを設けることにより、アドレスが一致し
たデータのみを先に共有メモリ４０に書き込み、その他
のデータを他のバスマスタ５０のアクセス後に書き込め
るようになり、他のバスマスタ５０の待ち時間の短縮を
いっそう進めることが可能となる。
び転送属性用のメモリがＦＩＦＯのメモリとなっている
が、それぞれのメモリをタグレジスタ６２と同様の構成
としてセレクタを設けることにより、アドレスが一致し
たデータのみを先に共有メモリ４０に書き込み、その他
のデータを他のバスマスタ５０のアクセス後に書き込め
るようになり、他のバスマスタ５０の待ち時間の短縮を
いっそう進めることが可能となる。
【００２８】
【発明の効果】本発明によれば、ライトバッファが格納
しているライトアクセスのアドレスに他のバスマスタが
アクセスしようとしたときにのみ、他のバスマスタに対
してバスバックオフ要求を行なうようにすることができ
る。従って、他のバスマスタの待ち時間が大幅に短縮さ
れる。
しているライトアクセスのアドレスに他のバスマスタが
アクセスしようとしたときにのみ、他のバスマスタに対
してバスバックオフ要求を行なうようにすることができ
る。従って、他のバスマスタの待ち時間が大幅に短縮さ
れる。
【００２９】即ち、本発明は、ライトバッファ内のアド
レスと他のバスマスタが送出するアドレスとが一致した
場合しか、バスバックオフを要求しない。通常、ライト
バッファの容量は数ワード程度で十分なので、アドレス
が一致する頻度は相当低いと推定される。従って、バス
バックオフの頻度は大幅に減少し、他のバスマスタの待
ち時間を減少させることができるようになる。
レスと他のバスマスタが送出するアドレスとが一致した
場合しか、バスバックオフを要求しない。通常、ライト
バッファの容量は数ワード程度で十分なので、アドレス
が一致する頻度は相当低いと推定される。従って、バス
バックオフの頻度は大幅に減少し、他のバスマスタの待
ち時間を減少させることができるようになる。
【図１】本発明の機能ブロック図である。
【図２】実施例の監視機能付ライトバッファの適用され
たシステムのブロック構成図である。
たシステムのブロック構成図である。
【図３】従来のライトバッファの適用されたシステムの
ロック構成図である。
ロック構成図である。
【図４】（Ａ）乃至（Ｄ）はそれぞれバスバックオフ動
作を説明するための図である。
作を説明するための図である。
１…データ格納手段、２…アドレス格納手段、３…監視
手段、４…比較手段、５…制御手段。
手段、４…比較手段、５…制御手段。
Claims (1)
- 【請求項１】 共通バスを介して共通メモリに書き込む
べきデータを一旦格納するライトバッファに於いて、 書き込むべきライトデータを保持するデータ格納手段
と、 前記共通メモリの書き込みアドレスを保持するアドレス
格納手段と、 前記共通バスに接続された他のバスマスタから前記共通
メモリのアクセスのために前記共通バス上に出力される
アドレスを監視する監視手段と、 前記監視手段が前記共通バス上のアドレスを検出したと
き、その共通バス上のアドレスと前記アドレス格納手段
に保持されているアドレスとを比較する比較手段と、 前記比較手段により両アドレスの一致が検出された場合
にのみ前記他のバスマスタに対してバスバックオフを要
求する、前記データ格納手段に保持されたデータを前記
アドレス格納手段に保持された前記共通メモリのアドレ
スに書き込み制御する制御手段と、 を具備することを特徴とする監視機能付ライトバッフ
ァ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274941A JPH0589027A (ja) | 1991-09-27 | 1991-09-27 | 監視機能付ライトバツフア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274941A JPH0589027A (ja) | 1991-09-27 | 1991-09-27 | 監視機能付ライトバツフア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0589027A true JPH0589027A (ja) | 1993-04-09 |
Family
ID=17548687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3274941A Pending JPH0589027A (ja) | 1991-09-27 | 1991-09-27 | 監視機能付ライトバツフア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0589027A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6457106B1 (en) | 1997-07-22 | 2002-09-24 | Nec Corporation | Shared memory control system and shared memory control method |
| US7370161B2 (en) | 2003-12-13 | 2008-05-06 | Samsung Electronics Co., Ltd | Bank arbiter system which grants access based on the count of access requests |
| JP2018124769A (ja) * | 2017-01-31 | 2018-08-09 | キヤノン株式会社 | 情報処理装置とその制御方法 |
-
1991
- 1991-09-27 JP JP3274941A patent/JPH0589027A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6457106B1 (en) | 1997-07-22 | 2002-09-24 | Nec Corporation | Shared memory control system and shared memory control method |
| US7370161B2 (en) | 2003-12-13 | 2008-05-06 | Samsung Electronics Co., Ltd | Bank arbiter system which grants access based on the count of access requests |
| JP2018124769A (ja) * | 2017-01-31 | 2018-08-09 | キヤノン株式会社 | 情報処理装置とその制御方法 |
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