JPH01276254A - キャッシュ・メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明はキャッシュ・メモリ制御装置に係り、特に複
数個の１チツプ・キャッシュ・メモリ装置を相互に接続
してデータの書き込みを行わせるに好適なキャッシュ・
メモリ制御装置に関する。

［従来の技術］ 従来からキャッシュ・メモリの書き込み制御に関しては
、例えば特開昭６２−２５６１４６号公報等に示される
ような方式が提案されている。第３図は係る従来のキャ
ッシュ・メモリ制御装置のブロック図を示すもので、第
４図は複数個のキャッシュ会メモリを相互接続したブロ
ック図である。

先ず、第４図に示すように、プロセッサＰと主記憶メモ
リＭＭの間には複数のキャッシュ・メモリ装置Ｃ、Ｃ、
Ｃ、Ｃ４が配置されており、アドレス・デコーダＤＥＣ
によって各キャッシュ・メモリ装置Ｃ１Ｃ％Ｃ１Ｃが選
択制御される。一方、キャッシュ・メモリ装置ＣＩ、Ｃ
，Ｃ，Ｃ４は第３図のような構成を有するが、同図にお
いて、（１）はデータ・メモリ（２）上の上位アドレス
を格納しディレクトリを示すディレクトリ・メモリ、ア
ドレス・レジスタ（３）はプロセッサＰからのアドレス
をプロセッサ・アドレス端子ＰＡを介して取り込みこれ
を一時格納するアドレス・レジスタ、（４）はデータ・
メモリ（２）から読み出したデータを一時格納する読出
データーレジスタ、（５）はプロセッサＰからの書き込
みデータをプロセッサ・データ端子ＰＤに受けてこれを
一時格納する書込データ・レジスタ、（６）はプロセッ
サＰがディレクトリ・メモリ（１）に存在しないデータ
を読み出した時に主記憶メモリＭＭのデータとデータ・
メモリ（２）の内容を入れ換えるリプレースメント回路
、（７）はプロセッサＰからプロセッサ・アクセスＰＣ
やチップ・セレクト端子Ｃ８を介して制御信号を受けつ
けて装置の動作を決定する制御回路、（８）はプロセッ
サＰの書き込み動作時にその書き込みアドレスを一時格
納しておく書込みアドレス・レジスタ、（９）はアドレ
ス選択回路、（１０）は書き込みデータと主記憶メモリ
ＭＭからの読み出しデータを選択するデータ選択回路、
（１１）は主記憶メモリＭＭからの読み出しデータを一
時格納する読出データ・レジスタ、（１２）は書込デー
タ・レジスタ（５）に有効なデータがあることを他のキ
ャッシュ・メモリ装置に示す信号をライト・バッファ制
御端子ＷＢＹに出力するフリップ−フロップである。

かかる構成において次にその動作を説明する。

プロセッサＰからプロセッサ・アクセス端子ＰＣを介し
て制御回路（７）にメモリ・アクセスの指令が印加され
ると、制御回路（７）はプロセッサ・アドレス端子ＰＡ
に印加されているメモリ・アドレスをアドレス・レジス
タ（３）にセットした上で、このブロック・アドレス部
の値によりディレクトリ・メモリ（１）を検索する。そ
の結果、一致が検出されるとディレクトリ・メモリ　（
１）の一致検出出力Ｆが“１“とじて出力される。この
場合、すなわちアクセスの要求が合ったアドレスを含む
ブロックが自己のキャッシュ・メモリ上に存在する場合
には、ディレクトリ・メモリ（１）の出力する一致検出
アドレスＦＢＡによりリプレースメイト回路（６）を更
新し、同じくディレクトリ・メモリ（１）の出力する一
致検出アドレスＦＢＡおよびアドレス・レジスタ（３）
のブロック内ワード・アドレスの値をアドレスとしてデ
ータ・メモリ（２）に対してアクセスを行う。

すなわち、アクセス要求が読み出し要求である場合には
、データ・メモリ（２）を読み、読み出された値を読出
データ・レジスタ（４）に格納し、この出力をプロセッ
サ・データ端子ＰＤに印加した上でプロセッサーアクセ
ス端子ＰＣにアクセスの完了したことを知らせる信号を
印加する。

一方、アクセス要求が書き込み要求である場合は、プロ
セッサ・データ端子ＰＤ上の書き込みデータをデータ選
択回路（１０）を通してデータ・メモリ（２）に書き込
み、プロセッサ・アクセス端子ＰＣにアクセスの完了し
たことを知らせる信号を印加する。また、データ・メモ
リ（２）への書き込みと同時にメモリ・アドレスを書き
込みアドレス・レシダスタ（８）に、書き込みデータを
書込データ・レジスタ（５）にそれぞれセ・ノドし、フ
リップ・フロップ（１２）をセットしてライト・バッフ
ァ制御端子ＷＢＹを活性化し、またメモリ・アクセス端
子ＭＣにアクセスの指令を印加する。主記憶メモリＭ　
Ｍからアクセスを受は付ける信号が返ってくると、ライ
ト・バッファ制御端子ＷＢＹを不活性化する。

プロセッサＰからのアクセスが読み出し要求でありディ
レクトリ・メモリ（１）で一致が検出されない場合には
、すなわちアクセスの要求のあったアドレスを含むブロ
ックが自己のキャッシュ・メモリ上に存在しない場合に
は、ブロックのロードのために次の処理を行う。

先ず、リプレースメント回路（６）でリプレースすべき
データ・メモリ（２）上のブロックを決定し、これに対
応するディレクトリ・メモリ　（１）のエントリにアド
レスφレジスタ（３）のブロック・アドレス部の値を登
録する。次に、アドレス・レジスタ（３）のブロック・
アドレス部の出力と制御回路（７）で生成するブロック
内のワード・アドレスをメモリ・アドレス端子ＭＡに、
メモリ読み出し要求をメモリ・アクセス端子Ｍ　Ｃにそ
れぞれ印加することより、主記憶メモリＭＭを読み出し
、メモリ・データ端子Ｍ　Ｄに読み出されたデータを主
記憶メモリＭＭから読出データ・レジスタ（１１）及び
データ選択回路（１０）を介してデータ・メモリ（２）
に書き込む。ブロック内に属する全ワードに対してこれ
を行った後に、ディレクトリ・メモリ　（１）にこのブ
ロックが有効であることを登録することによりブロック
のロードの処理が完了する。この後で、前述のキャッシ
ュ・メモリの読み出し処理を再実行することによりプロ
セッサＰからのアクセスが行われることになる。

プロセッサＰからのアクセスが書き込み要求でありディ
レクトリ・メモリ（１）で一致が検出されない場合には
、主記憶メモリＭＭをアクセスするための処理のみを行
い、データ・メモリ（２）への書き込みは行われない。

ライト・バッファ制御端子ＷＢＹの出力は制御回路（７
）に接続されており、プロセッサＰからメモリ書き込み
要求が発生した場合には、ライト・バッファ制御端子Ｗ
ＢＹが不活性化されるまでプロセッサ・アクセス端子Ｐ
Ｃにアクセスの完了したことを知らせる信号を印加する
ことを保留する。

一方、第４図に示すようにこのキャッシュ・メモリ制御
装置が４個のワンチップ・キャッシュ・メモリで実現さ
れているとする。

プロセッサＰからのアクセス要求信号線、アドレス信号
線、データ信号線は全てキャッシュ・メモリ装置ｃ　　
、ｃ　　、、ｃ　　、Ｃ４のそれぞれ対応する端子に接
続されており、同様に全てのキャッシュ・メモリ装置ｃ
　　、ｃ　　、ｃ　　、ｃ　　のメモｌ　　２　３　４ す・アクセス端子ＭＣ，メモリ中アドレス端子ＭＡ１メ
モリ・データ端子ＭＤはそれぞれアクセス要求信号線、
アドレス信号線、データ信号線に接続され主記憶メモリ
Ｍ　Ｍに印加されている。キャッシュ・メモリ装置ｃ　
　Ｓｃ　　、ｃ　　、ｃ　　のチツブ・セレクト端子Ｃ
８に与える信号はプロセッサＰからのアドレス信号線を
アドレス・デコーダＤＥＣでデコードして生成している
。また、各キャッシュ・メモリ装置ｃ　　、ｃ　　、ｃ
　　Ｓｃ　　のライト・バッファ制御端子ＷＢＹは各チ
ップ間で共通に接続されている。

これらのキャッシュ・メモリ装置ＣＳＣ。

Ｃ３、Ｃ４の中の１つにメモリ書き込み要求があり、そ
のチップの書込データ・レジスタ（５）にデータがセッ
トされると、そのチップはメモリ・アクセス端子ＭＣを
活性化し主記憶メモリＭＭに対してアクセス要求を行う
と共にライト・バッファ制御端子ＷＢＹを活性化する。

ライト・バッファ制御端子ＷＢＹは主記憶メモリＭＭが
アクセス要求を受は付けるまで活性化されており、この
間にプロセッサＰからメモリ書き込み要求がどのチップ
に対して発生しても、ライト・バッファ制御端子ＷＢＹ
の信号によりアクセスされたチップはプロセッサＰに対
しアクセス完了の通知を返さない。主記憶メモリＭＭか
らメモリ書き込み要求を受は付けるとライト・バッファ
制御端子ＷＢＹは不活性化され、プロセッサＰからメモ
リ書き込み要求を受けていたチップはプロセッサＰに対
してアクセス完了の通知を帰すと共に主記憶メモリＭＭ
に対してアクセス要求とライト・バッファ制御端子ＷＢ
Ｙの活性化を行う。

［発明が解決しようとする課題］ 従来のキャッシュ・メモリ制御装置は以上のように構成
されているので、以下に述べるような問題点がある。つ
まり、プロセッサＰから異なるキャッシュ・メモリ装置
ｃ　　、ｃ　　、ｃ　　、ｃ　　への連続した書き込み
動作があった場合、１ワード目の書込みデータの主記憶
メモリＭＭへの書き込みが終了しなければ、次のデータ
の書き込み完了通知がプロセッサＰに通報されずに、各
キャッシュ・メモリ装置の書き込みバッファを充分に活
用できないばかりでなく、高速で動作するプロセッサＰ
の書き込み動作を遅らせ、更にはシステム全体の性能低
下を招いてしまうという問題点があった。

この発明は、かかる課題を解決するためになされたもの
で、複数のキャッシュ・メモリ装置の書き込みバッファ
を充分に活用しプロセッサの動作を妨げずに書き込み動
作を行わせることを可能としたキャッシュ・メモリ制御
装置を得ることを目的とする。

［課題を解決するための手段］ この発明に係るキャッシュ・メモリ制御装置は、段数側
のキャッシュ・メモリ手段と、これらのキャッシュ・メ
モリ手段を制御するプロセッサ手段と、プロセッサ手段
からの要求でキャッシュ・メモリ手段のデータを書き込
まれる主記憶メモリ手段と、各キャッシュ・メモリ手段
毎に識別番号を設定する手段と、プロセッサ手段から各
キャッシュ・メモリ手段に書き込み要求が出されると書
き込みデータを一時記憶する手段と、書き込みデータの
一時記憶がなされたキャッシュ・メモリ手段の識別番号
を順次記憶する記憶手段と、記憶手段の出力に基づいて
各キャッシュ・メモリ手段に主記憶メモリ手段への書き
込みを許可する手段を存するものである。

［作用〕 上記手段において、この発明のキャッシュ・メモリ制御
装置はプロセッサから主記憶メモリ手段への書き込み要
求があると、各キャッシュ・メモリ手段の書き込みデー
タを一時記憶させ、書き込みデータの一時記憶がなされ
た順に各キャッシュ・メモリ手段毎に付された識別番号
を順次記憶し、この記憶順にキャッシュ・メモリ手段か
ら主記憶メモリ手段へのデータの書き込みを行わせる。

［実施例］ 以下、図面を参照しながらこの発明の詳細な説明する。

第１図はこの発明の一実施例に係るキャッシュ・メモリ
制御装置のブロック図である。同図において、（１３ａ
）、（１３ｂ）、（１３ｃ）、（１３ｄ）は各キャッシ
ュ・メモリ装置Ｃ１、ｃ、ｃ、Ｃ４に付けられた識別番
号ＩＤ−１、２，３，４を格納する識別番号設定部、（
１７ａ）、（１７ｂ）、（１７ｃ）、（１７ｄ）は識別
番号制御回路（１４）から各キャッシュ・メモリ装置ｃ
　　Ｓｃ　　、ｃ　　、ｃ　　に与えられるアクセスｌ
　　２　３　４ 許可信号である。第２図は第１図の識別番号制御回路（
１４）の詳細な構成を示すブロック図で、同図において
（１５）は識別番号設定部（１３ａ）、（１３ｂ）、（
１３ｃ）、（１３ｄ）からの識別番号ＩＤを順次格納す
るＦＩＦＯ（ファースト・イン・ファースト・アウト）
メモリ、（１６）はＦＩＦＯメモリ（１５）の出力と各
キャッシュ・メモリ装置ｃ　　、ｃ　　、ｃ　　Ｓｃ　
　の識別番号ｌ　　２　３　４ 設定部（１３ａ）、（１３ｂ）、（１３ｃ）、（１３ｄ
）からの識別番号ＩＤ（−１，２，３，４）を比較して
各キャッシュ・メモリ装置ＣＩ、Ｃ、Ｃ、Ｃ４に対して
主記憶メモリＭ　Ｍへのアクセス許可信号（１７ａ）〜
（１７’ｄ）を出力する比較回路である。

ここで、通常のキャッシュ・メモリ装置Ｃ１１Ｃ，Ｃ，
Ｃ４へのアクセスは第３図、第４図に示した従来の構成
の場合と全く同じである。これに対して、プロセッサＰ
からの連続書き込み要求がある場合、以下に説明するよ
うな書き込み制御が行われる。

各キャッシュ・メモリ装置Ｃ、Ｃ、Ｃ，、Ｃ４にはそれ
ぞれ識別番号設定部（１３ａ）、（１３ｂ）、（１３Ｃ
）、（１３ｄ）に識別番号ＩＤ−１，２，３，４が与え
られ設定されている。

この時、例えばキャッシュ・メモリ装置Ｃ３にプロセッ
サＰから書き込み動作があったとするとキャッシュ・メ
モリ装置Ｃ３の識別番号ＩＤ−３が識別番号制御回路（
１４）にセットされ、プロセッサＰへの書き込み動作の
完了を通知すると共に主記憶メモリＭＭへのデータの書
き込みが行われる。主記憶メモリＭＭへのデータの書き
込みが完了しないうちにプロセッサＰから続けて他の、
例えばキャッシュ・メモリ装置Ｃ２へのデータの書き込
みがあった場合、この識別番号ＩＤ−２が識別番号制御
回路（１４）にセットされ、プロセッサＰを留保するこ
となしにプロセッサＰに書き込み完了を知らせ、キャッ
シュ・メモリ装置ｃ３のデータの主記憶メモリＭ　Ｍへ
の書き込み完了となり次第、キャッシュ・メモリ装置Ｃ
２のデータの主記憶メモリＭ　Ｍへの書き込みを始める
。

識別番号制御回路（１４）は第２図に示すように、ＦＩ
ＦＯメモリ（１５）を備えており、アクセスの順に識別
番号ＩＤ−３，２・・・・・・が書き込まれ、読み出し
同じ順序で識別番号ＩＤ−３，２・・・と取り出される
。つまり、プロセッサＰからキャッシュ・メモリ装置Ｃ
、Ｃ、ＣＳＣへのアクセスの順を記憶するようになって
いる。今の場合、識別番号ＩＤ−３のものが識別番号設
定部（１３ａ）、（１３ｂ）、（１３Ｃ）、（１３ｄ）
の中から選ばれ、その結果として比較回路（１６）によ
りアクセス許可信号（１７ｃ）が活性化され、キャッシ
ュ−メモリ装置Ｃ３の主記憶メモリＭＭへのデータ書き
込みが許可される。キャッシュ・メモリ装置Ｃ３のデー
タの主記憶メモリＭ　Ｍへの書き込みが完了すると、Ｆ
ＩＦＯメモリ（１５）から次の識別番号ＩＤ−２が取り
出され、これと同じ識別番号ＩＤのものが識別番号設定
部（１３ａ）、（１３ｂ）、（１３ｃ）、（１３ｄ）の
中から選ばれ、その結果として今度は比較回路（１６）
によりアクセス許可信号（１７ｄ）が活性化され、キャ
ッシュ・メモリ装置Ｃ２の主記憶メモリＭＭへのデータ
書き込みが許可される。

その結果、あるキャッシュ・メモリ装置Ｃ１、Ｃ、Ｃ、
Ｃから主記憶メモリＭ〜１へのデー夕書き込みを連続的
に行う場合、他のキャッシュ・メモリ装置ｃ　　、、ｃ
　　、ｃ　　、ｃ　　がデータ書き込み中であっても書
き込みデータを書き込みデータ・レジスタに書き込んで
スタンバイできるため、書込みデータ・レジスタの利用
効率がよく、待ち状態でプロセッサＰが他のジョブに対
応できないといった不具合がなくなる。

なお、キャッシュ・メモリ装置Ｃ、Ｃ。

Ｃ、Ｃに設ける書き込みデータの一時記憶用の書込みデ
ータ・レジスタをＦＩＦＯメモリ構成とすることによっ
て、更に大量の書き込みデータの保留が可能となり、プ
ロセッサＰの書き込み待ち時間を大幅に低減することが
可能である。

［発明の効果］ この発明は以上説明したとおり、複数のキャッシュ・メ
モリ装置のデータ書き込みを書込みデータ・レジスタに
一時データ格納すると共にその格納順序を記憶しておき
、この記憶順に書き込み動作を行わせるように構成した
ので、書込みデータ・レジスタを自゛効に活用して連続
書き込み時のプロセッサの待ち時間の低減が可能となり
、系全体の処理時間を高速化できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るキャッシュ・メモリ
制御装置のブロック図、第２図は第１図の構成における
識別番号制御回路の詳細を示すブロック図、第３図は従
来のキャッシュ・メモリ制御装置のブロック図、第４図
は複数のキャッシュ・メモリ装置を接続した系のブロッ
ク図である。 図において、（１）はディレクトリ・メモリ、（２）は
データ・メモリ、（３）はアドレス・レジスタ、（４）
は読出データ・レジスタ、（５）は書込みデータ・レジ
スタ、（６）はリプレースメント回路、（７）は制御回
路、（８）は書込みアドレス・レジスタ、（９）はアド
レス選択回路、（１０）はデータ選択回路、（１１）は
読出しデータ・レジスタ、（１２）はフリップ・フロッ
プ、（１３ａ）　　、　　（１３ｂ）　　、　　（１３
ｃ）　　、　　（１３ｄ）は識別番号設定部、（１４）
は識別番号制御回路、（１５）はＦＩＦＯメモリ、（１
６）は比較回路、Ｐはプロセッサ、ＭＭは主記憶メモリ
である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　弁理士　大　岩　増　進 （他　２名） １４　識別番号制御回路 本発明の一実施例のキャッシュ・メモリ制御装置のブロ
ック図 ＦＩＦＯメモリ 識別番号制御回路のブロック図 −ＬＳ４旨４−く１〜の６Ｑ−ベ 複数のキャッジ−・メモリ装置を接続した系のブロック
図第４図

Claims (1)

【特許請求の範囲】
1. 複数個のキャッシュ・メモリ手段と、これらのキャッシ
   ュ・メモリ手段を制御するプロセッサ手段と、プロセッ
   サ手段からの要求でキャッシュ・メモリ手段のデータを
   書き込まれる主記憶メモリ手段と、各キャッシュ・メモ
   リ手段毎に識別番号を設定する手段と、プロセッサ手段
   から各キャッシュ・メモリ手段に書き込み要求が出され
   ると書き込みデータを一時記憶する手段と、書き込みデ
   ータの一時記憶がなされたキャッシュ・メモリ手段の識
   別番号を順次記憶する記憶手段と、記憶手段の出力に基
   づいて各キャッシュ・メモリ手段に主記憶メモリ手段へ
   の書き込みを許可する手段を備えることを特徴とするキ
   ャッシュ・メモリ制御装置。