JPS5994127A - バツフア制御装置 - Google Patents
バツフア制御装置Info
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- JPS5994127A JPS5994127A JP20315382A JP20315382A JPS5994127A JP S5994127 A JPS5994127 A JP S5994127A JP 20315382 A JP20315382 A JP 20315382A JP 20315382 A JP20315382 A JP 20315382A JP S5994127 A JPS5994127 A JP S5994127A
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- Japan
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- buffer memory
- buffer
- input
- control
- dma
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、バッファ制御装置、特に、データ処理システ
ムにおけるＤＭＡリード転送を行なうためのバッファ制
御装置に関する。
ムにおけるＤＭＡリード転送を行なうためのバッファ制
御装置に関する。
従来この種の情報処理システムにおける主記憶装置は複
数の入出力制御装置と同じ共通バスインクフェース回路
を有し、共通パスに直接接続される場合が多い。
数の入出力制御装置と同じ共通バスインクフェース回路
を有し、共通パスに直接接続される場合が多い。
但し本発明にある主記憶装置はスプリットサイクル（要
求と応答が別々のサイクルでしかもそのサイクル間に他
の要求サイクルが入れる）で動作１−１共通バスではイ
ンクロックサイクル（要求と応答が同一サイクル内にて
行われる）となって（・るため、直接に接続でき１ｓ（
・ので、サイクルの変換が必要と１．Ｅ、ってくる。
求と応答が別々のサイクルでしかもそのサイクル間に他
の要求サイクルが入れる）で動作１−１共通バスではイ
ンクロックサイクル（要求と応答が同一サイクル内にて
行われる）となって（・るため、直接に接続でき１ｓ（
・ので、サイクルの変換が必要と１．Ｅ、ってくる。
すなわち、単にインクロックサイクルをスプリットサイ
クルに変換する装置を用（・ても、高速のメモリリード
転送は望めないことは明白であり、そのため、メモリリ
ード以外のバス転送にも大きな影響を与え、共通バスの
バス使用効率が低下する。
クルに変換する装置を用（・ても、高速のメモリリード
転送は望めないことは明白であり、そのため、メモリリ
ード以外のバス転送にも大きな影響を与え、共通バスの
バス使用効率が低下する。
本発明の目的は、バス占有時間を短縮できるバス制御装
置を提供することにある。
置を提供することにある。
すなわち、本発明の目的はデータの有効性を表示する制
御ビットを含むバッファメモリブロックを複数有し、前
記複数の入出力制御装置に代って主記憶装置に対し、入
出力制御装置の要求するＤＭＡ開始アドレスを用いて、
メモＩＪ ＩＪ−ドを実行し、前記國バッファメモリブ
ロック内１：空エリアが発生したならば引続き連続した
アドレスでメモリリードを実行し、常に対応するデータ
をバッファメモリに確保しておき同一の入出力制御装置
からの一連のＤＭＡ転送に備えることによりスプリット
サイクルからインタロックサイクルの変換を兼ね備え高
速のアクセスタイムでＤＭＡ転送を実現し、バス占有時
間の短縮化とともにバスの使用効率を上げることができ
るバッファ制御装置を提供することにある。
御ビットを含むバッファメモリブロックを複数有し、前
記複数の入出力制御装置に代って主記憶装置に対し、入
出力制御装置の要求するＤＭＡ開始アドレスを用いて、
メモＩＪ ＩＪ−ドを実行し、前記國バッファメモリブ
ロック内１：空エリアが発生したならば引続き連続した
アドレスでメモリリードを実行し、常に対応するデータ
をバッファメモリに確保しておき同一の入出力制御装置
からの一連のＤＭＡ転送に備えることによりスプリット
サイクルからインタロックサイクルの変換を兼ね備え高
速のアクセスタイムでＤＭＡ転送を実現し、バス占有時
間の短縮化とともにバスの使用効率を上げることができ
るバッファ制御装置を提供することにある。
本発明のバッファ制御装置は、複数の入出力制御装置の
装置番号を識別するための装置識別回路と、前記複数の
入出力制御装置から供給されるＤＭＡ開始信号によって
ＤＭＡ開始毎に制御ビットを反転させる認識回路と、デ
ータおよびデータの有効性を表示する前記制御ビットを
記憶するバッファメモリを１ブロツクとし かつ前記複
数の入出力制御装置の１つにその１ブロツクが指定され
る複数のバッファメモリブロックと、前記バッファメモ
リブロックに対応して設けられ前記認識回路の出力によ
り前記主記憶装置に対するメモリリード要求時に伺加し
た制御ビットとバッファメモリブロックより出力される
制御ビットとの比較を行なう制御ビット比較回路と、前
記開始アドレスと前記メモリリード要求時に用いる制御
ビットとバッファメモリブロック番号を付加して前記主
記憶装置にメモリリード要求を行なう制御回路と、前記
主記憶装置より送られてくるバッファメモリブロック番
号を識別するバッファメモリブロック番号識別回路と、
前記バッファメモリブロック内の空エリアが発生した時
自動的に先行リードを行なうバッファ管理回路とを含ん
で構成される。
装置番号を識別するための装置識別回路と、前記複数の
入出力制御装置から供給されるＤＭＡ開始信号によって
ＤＭＡ開始毎に制御ビットを反転させる認識回路と、デ
ータおよびデータの有効性を表示する前記制御ビットを
記憶するバッファメモリを１ブロツクとし かつ前記複
数の入出力制御装置の１つにその１ブロツクが指定され
る複数のバッファメモリブロックと、前記バッファメモ
リブロックに対応して設けられ前記認識回路の出力によ
り前記主記憶装置に対するメモリリード要求時に伺加し
た制御ビットとバッファメモリブロックより出力される
制御ビットとの比較を行なう制御ビット比較回路と、前
記開始アドレスと前記メモリリード要求時に用いる制御
ビットとバッファメモリブロック番号を付加して前記主
記憶装置にメモリリード要求を行なう制御回路と、前記
主記憶装置より送られてくるバッファメモリブロック番
号を識別するバッファメモリブロック番号識別回路と、
前記バッファメモリブロック内の空エリアが発生した時
自動的に先行リードを行なうバッファ管理回路とを含ん
で構成される。
すなわち、本発明のバッファ制御装置は、複数の入出力
制御装置の装置識別回路と、前記複数の入出力制御装置
の駆動するＤＭＡ開始信号によってＤＭＡ開始毎に制御
ビットを反転させる認識回路と、データおよびデータの
有効性を表示する制御ビットを記憶するバッファメモリ
を１プロ、りとし、かつ前記複数の入出力制御装置の１
つにそ ５− の１ブロツクが指定される複数のバッファメモリブロッ
クと、前記Ｖ識回路の出力により前記主記憶装置に対す
るメモリリード要求時に付加した制御ビットとバッファ
メモリブロックより出力される制御ビットの比較を行な
う制御ビット比較回路を前記バッファメモリブロック数
だけ有し、前記開始アドレスと前記メモリリード要求時
に用いる制御回路と、主記憶装置より送られてくるバッ
ファメモリブロック番号を識別するバッファメモリブロ
ック番号識別回路と、前記バッファメモリブロック内の
空エリアが発生した時自動的に先行リードを行なうバッ
ファ管理回路とを含んで構成さ′ れる。
制御装置の装置識別回路と、前記複数の入出力制御装置
の駆動するＤＭＡ開始信号によってＤＭＡ開始毎に制御
ビットを反転させる認識回路と、データおよびデータの
有効性を表示する制御ビットを記憶するバッファメモリ
を１プロ、りとし、かつ前記複数の入出力制御装置の１
つにそ ５− の１ブロツクが指定される複数のバッファメモリブロッ
クと、前記Ｖ識回路の出力により前記主記憶装置に対す
るメモリリード要求時に付加した制御ビットとバッファ
メモリブロックより出力される制御ビットの比較を行な
う制御ビット比較回路を前記バッファメモリブロック数
だけ有し、前記開始アドレスと前記メモリリード要求時
に用いる制御回路と、主記憶装置より送られてくるバッ
ファメモリブロック番号を識別するバッファメモリブロ
ック番号識別回路と、前記バッファメモリブロック内の
空エリアが発生した時自動的に先行リードを行なうバッ
ファ管理回路とを含んで構成さ′ れる。
すなわち、本発明のバッファ制御装置は、複数の入出力
制御装置と１つのバッファ制御装置が共通バスに接続さ
れ、前記バッファ制御装置を介し６− ムにおいて、前記複数の入出力制御装置の製蓋番号識別
回路と、前記複数の入出力制御装置の駆動するＤＭＡ開
始信号によってＤＭＡ開始毎に制御ビットを反転させる
認識回路と、データおよび前記データの有効性を表示す
る制御ビットを記憶するバッファメモリを１ブロツクと
しかつ前記複数の入出力制御装置の１つにその１ブロツ
クが指定される複数のバッファメモリブロックと、前記
バッファメモリブロックに対応して設けられ前記認識回
路からの出力により前記主記憶装置に対するメモリリー
ド要求時に付加した制御ピットと前記バッファメモリブ
ロックより出力される制御ピットの比較を行なう複数の
制御ビット比較回路と、前記開始アドレスと前記メモリ
リード要求時に用いる制御ビットと前記バッファメモリ
のブロックアメモリブロック番号を識別するバッファメ
モリブロック番号識別回路と前記複数のバッファメモリ
ブロック内のデータが前記入出力制御装置によリアンロ
ードされ、空エリアが発生すると、自動的に前記開始ア
ドレスに連続したアドレスに対し、メモリリードを実行
し、前もって常に連続したアドレスのデータをバッファ
メモリ内に確保し前記複数の入出力制御装置の１つから
の前記ＤＭＡ開始信号が駆動される毎に前記制御ビット
を反転し前記妙先行リード動作を自動的に実行しバッフ
ァメモリのアンロード時にデータの有効性を判定し前記
複数の入出力制御装置に対し高速のＤＭＡ転送を実現す
るためのバッファ管理回路とを含んで構成される。
制御装置と１つのバッファ制御装置が共通バスに接続さ
れ、前記バッファ制御装置を介し６− ムにおいて、前記複数の入出力制御装置の製蓋番号識別
回路と、前記複数の入出力制御装置の駆動するＤＭＡ開
始信号によってＤＭＡ開始毎に制御ビットを反転させる
認識回路と、データおよび前記データの有効性を表示す
る制御ビットを記憶するバッファメモリを１ブロツクと
しかつ前記複数の入出力制御装置の１つにその１ブロツ
クが指定される複数のバッファメモリブロックと、前記
バッファメモリブロックに対応して設けられ前記認識回
路からの出力により前記主記憶装置に対するメモリリー
ド要求時に付加した制御ピットと前記バッファメモリブ
ロックより出力される制御ピットの比較を行なう複数の
制御ビット比較回路と、前記開始アドレスと前記メモリ
リード要求時に用いる制御ビットと前記バッファメモリ
のブロックアメモリブロック番号を識別するバッファメ
モリブロック番号識別回路と前記複数のバッファメモリ
ブロック内のデータが前記入出力制御装置によリアンロ
ードされ、空エリアが発生すると、自動的に前記開始ア
ドレスに連続したアドレスに対し、メモリリードを実行
し、前もって常に連続したアドレスのデータをバッファ
メモリ内に確保し前記複数の入出力制御装置の１つから
の前記ＤＭＡ開始信号が駆動される毎に前記制御ビット
を反転し前記妙先行リード動作を自動的に実行しバッフ
ァメモリのアンロード時にデータの有効性を判定し前記
複数の入出力制御装置に対し高速のＤＭＡ転送を実現す
るためのバッファ管理回路とを含んで構成される。
次に、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第１図は本発明のバッファ制御装置１００を含むシステ
ム構成図である。
ム構成図である。
バッファ制御装置１００はインタロックサイクルの共通
バス１０１とスプリットサイクル動作の主記憶装置３０
０のインタフェース３０１との間に接続され、主記憶装
置３００は中央処理装置２００とはインタフェース２０
１で、また、他のデータ処理装置４００とはインタフェ
ース４０１で接続されている。
バス１０１とスプリットサイクル動作の主記憶装置３０
０のインタフェース３０１との間に接続され、主記憶装
置３００は中央処理装置２００とはインタフェース２０
１で、また、他のデータ処理装置４００とはインタフェ
ース４０１で接続されている。
共通バス１０１には入出力制御装置５００，６００゜７
００が接続されている。この入出力制御装置５００には
周辺制御部５１０，５２０，５３０，５４０が搭載され
、これらはそれぞれ周辺装置５１１，５２１゜５３１．
５４１を制御する。同じく、入出力制御装置６００は周
辺制御部６１０，６２０，６３０，６４０が搭載され、
これらはそれぞれ周辺装置６１１゜６２１．６３１，６
４１を制御する。また、入出力制御装置７００は、周辺
制御部７０１，７０２，７０３が搭載され、これらはそ
れぞれ周辺装置７１１，７２１゜７３１．７４１を制御
する。
００が接続されている。この入出力制御装置５００には
周辺制御部５１０，５２０，５３０，５４０が搭載され
、これらはそれぞれ周辺装置５１１，５２１゜５３１．
５４１を制御する。同じく、入出力制御装置６００は周
辺制御部６１０，６２０，６３０，６４０が搭載され、
これらはそれぞれ周辺装置６１１゜６２１．６３１，６
４１を制御する。また、入出力制御装置７００は、周辺
制御部７０１，７０２，７０３が搭載され、これらはそ
れぞれ周辺装置７１１，７２１゜７３１．７４１を制御
する。
ッファ制御装置１００が窓口として使用される。
よって等何曲にバッファ制御装置１００はメモリ装置と
して扱うことができる。
して扱うことができる。
なお、以下の説明において、入出力制御装置５００９−
６００．７００ に対する中央処理装置２００からの
入出力命令の実行、割込受付、および他のデータ処理装
置４００の動作については除外し、入出力制御装置のＤ
ＭＡ！Ｊ−ド転送について説明する。
入出力命令の実行、割込受付、および他のデータ処理装
置４００の動作については除外し、入出力制御装置のＤ
ＭＡ！Ｊ−ド転送について説明する。
第１図に示すシステムにおけるＤＭＡ転送は以下の条件
を伴い実行される。
を伴い実行される。
（１）ＤＭＡ開始信号を駆動し、新しいＤＭＡサイクル
に入ることを表示する。
に入ることを表示する。
（２１ＤＭＡアドレスは連続する。
（３）要求者の装置番号に付与する。
（４）同一人出力制御装置に複数ある周辺装置であって
も要求者の装置番号は同一であり、周辺装置の区別は、
（１）項のＤＭＡ開始信号を駆動することにより判定す
るので１つの周辺装置がＤＭＡサイクル実行中であると
き、他の周辺装置がＤＭＡサイクルを開始するとき（１
）を駆動し、再び前者のＤＭＡの再開は同じ＜（１）を
駆動する。
も要求者の装置番号は同一であり、周辺装置の区別は、
（１）項のＤＭＡ開始信号を駆動することにより判定す
るので１つの周辺装置がＤＭＡサイクル実行中であると
き、他の周辺装置がＤＭＡサイクルを開始するとき（１
）を駆動し、再び前者のＤＭＡの再開は同じ＜（１）を
駆動する。
これら４項の条件が満足されたとき、共通バス１０１に
おいて、ＤＭＡ転送が開始されたことを意味する。
おいて、ＤＭＡ転送が開始されたことを意味する。
１０−
バッファ制御装置１００は共通バス１０１を介して入出
力制御装置５００を見た場合、周辺装置５０１〜５０４
の意識は持たず、以降に述べるバッファメモリブロック
１つが入出力制御装ｗ５００のために指定される。
力制御装置５００を見た場合、周辺装置５０１〜５０４
の意識は持たず、以降に述べるバッファメモリブロック
１つが入出力制御装ｗ５００のために指定される。
第２図は本発明の一実施例を示すブロック図で、第１図
のバッファ制御装置１００の詳細ブロックを示すもので
ある。
のバッファ制御装置１００の詳細ブロックを示すもので
ある。
装置番号識別回路１にて前記入出力制御装置５００．６
００，７００の各々の装置番号を識別し、その結果、バ
ッファ管理回路５０に送られ、バックアメモリブロック
２０〜２ｎのいずれもが指定される。
００，７００の各々の装置番号を識別し、その結果、バ
ッファ管理回路５０に送られ、バックアメモリブロック
２０〜２ｎのいずれもが指定される。
ＤＭＡ開始認識回路２は前記ＤＭＡ開始信号すを認識す
るもので、この結果は制御ビット判定回路１０〜ｎに送
９］（ｔ、後述するバッファメモリブロック２０〜２ｎ
から出力される制御ビットｅ〜ｈと比較し一致したなら
ばバッファメモリブロック２０〜２ｎのデータを要求中
である入出力制御装置５００，６００，７００の１つに
転送する。
るもので、この結果は制御ビット判定回路１０〜ｎに送
９］（ｔ、後述するバッファメモリブロック２０〜２ｎ
から出力される制御ビットｅ〜ｈと比較し一致したなら
ばバッファメモリブロック２０〜２ｎのデータを要求中
である入出力制御装置５００，６００，７００の１つに
転送する。
データレジスタ３はバッファメモリブロック２０〜２ｎ
からの出力データを格納するレジスタである。入出力制
御装置５００，６００，７００からのＤＭＡ開始アドレ
スはＤＭＡアドレスｄとしてアドレスレジスタ４にセッ
トされ、バッファ管理回路５０に送られる。
からの出力データを格納するレジスタである。入出力制
御装置５００，６００，７００からのＤＭＡ開始アドレ
スはＤＭＡアドレスｄとしてアドレスレジスタ４にセッ
トされ、バッファ管理回路５０に送られる。
制御ビットレジスタ３０とデータレジスタ４０とブロッ
ク番号識別回路６０は主記憶装置３００からの応答情報
をセットする。
ク番号識別回路６０は主記憶装置３００からの応答情報
をセットする。
今、入出力制御装置５００からＤＭＡ開始が実行された
とき、装置番号識別回路１にて入出力制御装置５００の
認識をし、バッファ管理回路５０にてバッファメモリブ
ロック２０が指定されたとする。このとき、制御ビット
はＤＭＡ開始認識回路２にてＩ□Ｉｔ −４１１″にセ
ットされたとする。
とき、装置番号識別回路１にて入出力制御装置５００の
認識をし、バッファ管理回路５０にてバッファメモリブ
ロック２０が指定されたとする。このとき、制御ビット
はＤＭＡ開始認識回路２にてＩ□Ｉｔ −４１１″にセ
ットされたとする。
この結果、バッファ管理回路５０は、ブロック番号２０
と要求開始アドレスにと、制御ピッ）ｍを１１１１１と
して主記憶装置３００にメモリリード要求を行なう。こ
の間、入出力制御装置５００はデータがバッファ制御装
置１００より返送されるまでバスを占有し、待機する。
と要求開始アドレスにと、制御ピッ）ｍを１１１１１と
して主記憶装置３００にメモリリード要求を行なう。こ
の間、入出力制御装置５００はデータがバッファ制御装
置１００より返送されるまでバスを占有し、待機する。
主記憶装置３００より、制御ピットレジスタ３０に先に
要求した制御ピッ）ｎの情報“Ｉｌｌが送られ、データ
レジスタ４０に要求したアドレスの内容がセットされ、
同じく、要求したバッファメモリブロック番号がブロッ
ク番号レジスタ６０にセットされる。
要求した制御ピッ）ｎの情報“Ｉｌｌが送られ、データ
レジスタ４０に要求したアドレスの内容がセットされ、
同じく、要求したバッファメモリブロック番号がブロッ
ク番号レジスタ６０にセットされる。
一方記憶装置３００が複数のバンク構成であった場合、
その数だけ連続してデータが送られてくる。
その数だけ連続してデータが送られてくる。
バッファ管理回路５０は送られたブロック番号に対応す
るバッファメモリブロック２０にデータをロードする。
るバッファメモリブロック２０にデータをロードする。
バッファ管理回路５０はバックアメモリブロック２０の
データ空エリアが存在するとき、引き続き、主記憶装置
３００に連続したアドレスのデータを要求する。
データ空エリアが存在するとき、引き続き、主記憶装置
３００に連続したアドレスのデータを要求する。
バッファメモリブロック２０からの出力は制御ビット判
定回路１０にて先に要求した制御ビットｎとバッファメ
モリブロック２０からの出力制御ピッ）ｅとを比較し、
一致していれば入出力制御１３− 装置５００にバッファメモリブロック２０のデータを転
送する。
定回路１０にて先に要求した制御ビットｎとバッファメ
モリブロック２０からの出力制御ピッ）ｅとを比較し、
一致していれば入出力制御１３− 装置５００にバッファメモリブロック２０のデータを転
送する。
次回からのＤＭＡサイクルはバッファメモリブロック２
０に連続したアドレスのデータが常に確保されているた
め高速のアクセスタイムにて、ＤＭＡ転送が実現できる
。
０に連続したアドレスのデータが常に確保されているた
め高速のアクセスタイムにて、ＤＭＡ転送が実現できる
。
次に、周辺装置５１２によるＤＭＡ転送が開始されたと
き、制御ビットがｌ０１ｆに反転し、前記メモリリード
要求を行なう。前記主記憶装置３００から制御ビット″
０“、応答データ、ブロック番号が送られ、同じバッフ
ァメモリブロック２０にロードされる。バッファメモリ
ブロック２０をアンロードしたとき制御ビット判定回路
１０は先の周辺装置５１１が要求したときの制御ビット
がｌｌ１１としてバッファメモリブロック２０より出力
されるため周辺装置５１２のデータでは無いと判定し、
バッファ管理回路５０にてバッファメモリブロック２０
のアンロードを実行し、制御ビットの一致まで続ける。
き、制御ビットがｌ０１ｆに反転し、前記メモリリード
要求を行なう。前記主記憶装置３００から制御ビット″
０“、応答データ、ブロック番号が送られ、同じバッフ
ァメモリブロック２０にロードされる。バッファメモリ
ブロック２０をアンロードしたとき制御ビット判定回路
１０は先の周辺装置５１１が要求したときの制御ビット
がｌｌ１１としてバッファメモリブロック２０より出力
されるため周辺装置５１２のデータでは無いと判定し、
バッファ管理回路５０にてバッファメモリブロック２０
のアンロードを実行し、制御ビットの一致まで続ける。
一致したなら周辺装置５１２のデータとして入出力制御
装置５００にデータを１４− 転送する 以後の動作は周辺装置５１１の場合と同様である。
装置５００にデータを１４− 転送する 以後の動作は周辺装置５１１の場合と同様である。
上述の実施例の説明では、入出力制御装ｗ５００につい
てのみ記述したが、同様に入出力制御装置６００．７０
０についても前述の動作ボ行なわれる。
てのみ記述したが、同様に入出力制御装置６００．７０
０についても前述の動作ボ行なわれる。
また、本発明は装置番号識別回路１の比較番号を任意に
変更することが可能であり、新たな入出力制御装置が接
続されても、その指定も可能であり、比較台数はバッフ
ァメモリブロック数だけ用意されて（・る。
変更することが可能であり、新たな入出力制御装置が接
続されても、その指定も可能であり、比較台数はバッフ
ァメモリブロック数だけ用意されて（・る。
本発明のバッファ制御装置は、バッファメモリのデータ
の有効性を示す制御ビットと、連続したアドレスに対し
、自動的に先行リードを実行し、常に要求入出力制御装
置のＤＭＡ要求データを確保しておくことによりスプリ
ットサイクルからインタロックサイクルへの変換も兼ね
て高速にＤＭＡサービスを行なうことができると（・う
効果があム
の有効性を示す制御ビットと、連続したアドレスに対し
、自動的に先行リードを実行し、常に要求入出力制御装
置のＤＭＡ要求データを確保しておくことによりスプリ
ットサイクルからインタロックサイクルへの変換も兼ね
て高速にＤＭＡサービスを行なうことができると（・う
効果があム
第１図は本発明のバッファ制御装置を含むシステムブロ
ック図、第２図は本発明のバッファ制御製筒の一実施例
を示す詳細ブロック図である。 １００・・・・・・バッファ制御装置、２００・・・・
・・中央処理装置、３００・・・・・・主記憶装置、４
００・・・・・・データ処理装置、５００，６００，７
００・・・・・・入出力制御装置、５１０，５２０，５
３０，５４０，６１０，６２０，６３０゜６４０．７１
０，７２０，７３０，７４０・・・・・・周辺制御部、
５１１．５２１，５３１，５４１，６１１，６２１，６
３１，６４１゜７１１．７２１，７３１，７４１・・・
・・・周辺装置、１０１・・・・・・共通ハス、２０１
・・・・・・インクフェース、３０１・・・・・・イン
タフェース、４０１・・・・・・インタフェース、 １・・・・・・装置番号識別回路、２・・・・・・ＤＭ
Ａ開始信号認識回路、３・・・・・・出力データレジス
タ、４・・・・・・アドレスレジスタ、１０，１１．ｎ
−１，ｎ・・・・・・制御ヒツト比較回路、２０，２１
．２ｎ・・・・・・バッファメモリブロック、３０・・
・・・・制御ビットレジスタ、４０・・・データレジス
タ、６０・・・・・・ブロック番号レジスタ、５０・・
・・・・バッファ管理回路、 ａ・・・・・・装置識別、ｂ・・・・・・ＤＭＡ開始信
号、Ｃ・・・データ、ｄ・・・・・・ＤＭＡアドレス、
ｅ、ｆ９ｇｈ・・・・・・制御ビット、ｉ・・・・・・
制御ビット一致可否信号、ｊ・・・・・・バッファメモ
リブロック制御信号、ｋ・・・・・・メモリリードアド
レス、ｌ・・・・・・メモリリードブロック番号、ｎ］
・・・・・・メモリリード制御ビット、ｎ・・・・・・
応答制御ビット、Ｏ・・・・・・応答データ、ｐ・・・
・・・ｐ−ド制御ビット、ｑ・・・・・・ロードデータ
、ｒ・・・・・・応答。 ブロック番号、Ｓ・・・・・・ロードブ關ツク番号。 １７一
ック図、第２図は本発明のバッファ制御製筒の一実施例
を示す詳細ブロック図である。 １００・・・・・・バッファ制御装置、２００・・・・
・・中央処理装置、３００・・・・・・主記憶装置、４
００・・・・・・データ処理装置、５００，６００，７
００・・・・・・入出力制御装置、５１０，５２０，５
３０，５４０，６１０，６２０，６３０゜６４０．７１
０，７２０，７３０，７４０・・・・・・周辺制御部、
５１１．５２１，５３１，５４１，６１１，６２１，６
３１，６４１゜７１１．７２１，７３１，７４１・・・
・・・周辺装置、１０１・・・・・・共通ハス、２０１
・・・・・・インクフェース、３０１・・・・・・イン
タフェース、４０１・・・・・・インタフェース、 １・・・・・・装置番号識別回路、２・・・・・・ＤＭ
Ａ開始信号認識回路、３・・・・・・出力データレジス
タ、４・・・・・・アドレスレジスタ、１０，１１．ｎ
−１，ｎ・・・・・・制御ヒツト比較回路、２０，２１
．２ｎ・・・・・・バッファメモリブロック、３０・・
・・・・制御ビットレジスタ、４０・・・データレジス
タ、６０・・・・・・ブロック番号レジスタ、５０・・
・・・・バッファ管理回路、 ａ・・・・・・装置識別、ｂ・・・・・・ＤＭＡ開始信
号、Ｃ・・・データ、ｄ・・・・・・ＤＭＡアドレス、
ｅ、ｆ９ｇｈ・・・・・・制御ビット、ｉ・・・・・・
制御ビット一致可否信号、ｊ・・・・・・バッファメモ
リブロック制御信号、ｋ・・・・・・メモリリードアド
レス、ｌ・・・・・・メモリリードブロック番号、ｎ］
・・・・・・メモリリード制御ビット、ｎ・・・・・・
応答制御ビット、Ｏ・・・・・・応答データ、ｐ・・・
・・・ｐ−ド制御ビット、ｑ・・・・・・ロードデータ
、ｒ・・・・・・応答。 ブロック番号、Ｓ・・・・・・ロードブ關ツク番号。 １７一
Claims (1)
- 複数の入出力制御装置の製雪番号を識別するための装置
識別回路と、前記複数の入出力制御装置から供給される
ＤＭＡ開始信号によってＤＭＡ開始毎に制御ビットを反
転させる認識回路と、データおよびデータの有効性を表
示する前記制御ビットを記憶するバッファメモリを１ブ
ロツクとしかつ前記複数の入出力制御装置の１つにその
１ブロツクが指定される複数のバッファメモリブロック
と、前記バッファメモリブロックに対応して設けられ前
記認識回路の出力により前記主記憶装置に対するメモｊ
Ｊ ＩＪ−ド要求時に付加した制御ビットとバッファメ
モリブロックより出力される制御ビットとの比較を行な
う制御ビット比較回路と、前記開始ヱドレスと前記メモ
リリード要求時に用いる制御ビットとバッファメモリブ
ロック番号を付加して前記主記憶装置にメモＩＪ ＩＪ
−ド要求を行なう制御回路と、前記主記憶装置より送ら
れてくるバッファメモリブロック番号を識別するバッフ
ァメモリブロック番号識別回路と、前記バッファメモリ
ブロック内の空エリアが発生した時自動的に先行リード
を行なうバッファ管理回路とを含むことを特徴とするバ
ッファ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20315382A JPS5994127A (ja) | 1982-11-19 | 1982-11-19 | バツフア制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20315382A JPS5994127A (ja) | 1982-11-19 | 1982-11-19 | バツフア制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994127A true JPS5994127A (ja) | 1984-05-30 |
Family
ID=16469301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20315382A Pending JPS5994127A (ja) | 1982-11-19 | 1982-11-19 | バツフア制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994127A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02110646A (ja) * | 1988-10-20 | 1990-04-23 | Hitachi Ltd | メモリの先行読出し装置 |
| US11459907B2 (en) | 2018-10-18 | 2022-10-04 | Ihi Corporation | Variable capacity turbocharger |
-
1982
- 1982-11-19 JP JP20315382A patent/JPS5994127A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02110646A (ja) * | 1988-10-20 | 1990-04-23 | Hitachi Ltd | メモリの先行読出し装置 |
| US11459907B2 (en) | 2018-10-18 | 2022-10-04 | Ihi Corporation | Variable capacity turbocharger |
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