KR100800704B1 - 이동 통신 단말기의 메시지 전처리기 및 그 제어 방법 - Google Patents

Abstract

이동 통신 단말기의 메시지 전처리기 및 그 제어 방법에 관한 기술이다.

상기 메시지 전처리기는, 직접 메모리 액세스를 제어하는 직접 메모리 액세스 제어부와, 메모리 참조, 처리할 비트의 위치 결정, 쉬프트 연산 및 데이터 생성을 위한 동작을 하는 비트 처리 연산부와, 메시지 전처리에 필요한 제어신호를 발생시켜 각 부분에 전달하며, 상기 각 부분의 동작 상태를 읽어들이고 중앙처리장치와의 인터페이스를 담당하는 주제어부와, 상기 비트 처리 연산부에서 처리할 필드에 관한 정보를 저장하는 정보 메모리로 구성됨을 특징으로 한다.

이동 통신 단말기, 메시지 전처리

Description

이동 통신 단말기의 메시지 전처리기 및 그 제어 방법{MESSAGE PREPROCESSING APPARATUS AND CONTROL METHOD FOR MOBILE STATION IN WIRELESS COMMUNICATION SYSTEM}

도 1은 본 발명의 실시 예에 따른 이동 통신 단말기의 메시지 전처리기의 구성을 나타낸 도면

도 2는 도 1중 주제어부에 포함된 레지스터들의 구성을 나타낸 도면

본 발명은 이동 통신 시스템에 있어서 이동 통신 단말기(이하 단말기라 함.)가 기지국과의 정보 교환을 위해 사용하는 메시지를 처리하는 장치 및 방법에 관한 것으로, 특히 메시지 의미 분석을 위한 메시지 내용 분해 기능과 메시지 생성 후 전송 형식을 생성하는 기능을 하드웨어적으로 구현하여 중앙처리장치(Central Processing Unit: 이하 CPU라 함.)를 더 효율적으로 사용할 수 있게 하는 메시지 전처리기 및 그 제어 방법에 관한 것이다.

단말기가 기지국으로 보낼 메시지를 생성하거나 단말기가 기지국으로부터 메시지를 수신하면, 상기 단말기의 CPU는 비트(bit) 단위로 분리된 각 내용(field)들을 소프트웨어적으로 처리한다. 이와 같은 메시지 전처리 과정은 단순한 작업이지만 많은 양의 연산을 수행해야 하므로 CPU의 부하가 많아지고 단말기의 전력 소비도 많아진다. 또한, IMT-2000과 같은 서비스를 해야 하는 경우에는 데이터의 양이 매우 많아지기 때문에 이 과정을 소프트웨어로 처리하기 위해서는 매우 고속인 CPU를 사용해야만 하고 이는 단말기 가격 상승의 한 요인이 된다.

구체적으로, 기지국과 단말기가 정보의 교환을 위하여 사용하는 메시지는 비트 단위로 구성되어 있다. 이는 일반적으로 CPU가 처리하는 8, 16, 32비트 단위의 데이터 양과 다르다. 그러므로 이와 같은 형식의 데이터를 처리할 때는 데이터의 경계 차이를 고려해야 한다. 이처럼 CPU는 많은 수의 비트 연산과 메모리 참조를 해야 하므로 의미 분석의 전 처리라 할 수 있는 내용 분리에 많은 부하(load)가 걸린다.

예를 들어 필드가 8, 2, 40비트의 순서로 구성되어 있다고 가정하면, CPU는 두 번째 및 세 번째 필드를 처리하는 데 쉬프트(shift) 연산, 비트 와이즈(bit wise) 연산 그리고 메모리 참조 연산을 연속적으로 수행해야 한다. 필드의 길이가 8, 16, 32비트와 유사성이 없을수록 계산량을 증가시키는 원인이 된다. 메시지의 필드를 8, 16, 32비트로 구성하면 해결될 수 있는 문제이기는 하지만, 그렇게 되면 공중(air)을 통해 전송되는 데이터의 양이 매우 많아지게 되어 전체 시스템의 성능을 저하시키게 된다.

따라서 본 발명은 이동 통신 단말기에서 메시지를 처리할 때 CPU가 소프트웨어로 처리하기에는 계산량이 많은 부분을 하드웨어 로직(hardware logic)으로 처리하여 빠른 속도로 처리할 수 있게 하는 메시지 전처리기 및 그 제어 방법을 제공한다.

상기한 목적을 달성하기 위한 본 제1발명은 이동 통신 단말기의 메시지 전처리기가, 직접 메모리 액세스를 제어하는 직접 메모리 액세스 제어부와, 메모리 참조, 처리할 비트의 위치 결정, 쉬프트 연산 및 데이터 생성을 위한 동작을 하는 비트 처리 연산부와, 메시지 전처리에 필요한 제어신호를 발생시켜 각 부분에 전달하며, 상기 각 부분의 상태를 읽어들이고 중앙처리장치와의 인터페이스를 담당하는 주제어부와, 상기 비트 처리 연산부에서 처리할 필드에 관한 정보를 저장하는 정보 메모리로 구성됨을 특징으로 한다.

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서는 구체적인 회로의 구성 소자 등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

도 1은 본 발명의 실시 예에 따른 이동 통신 단말기의 메시지 전처리기의 구성을 나타낸 도면이다.

참조부호 100은 메시지 전처리기의 각 부분을 제어하며 내부 레지스터들을 관리하는 주제어부(control logic)를 나타낸다. 참조부호 200은 메모리 참조를 빠른 속도로 수행할 수 있도록 하기 위한 직접 메모리 액세스 제어부(Direct Memory Access control logic: 이하 DMA 제어부)를 나타낸다. 참조부호 300은 정해진 방법에 따라 비트 연산 및 쉬프트 연산을 수행하는 비트 처리 연산부(bit processing logic)를 나타낸다. 참조부호 400은 상기 비트 처리 연산부(300)에서 처리해야 할 필드의 위치와 길이 등을 저장하는 정보 메모리(configuration memory)이다.

참조부호 A_BUS는 주제어부(100)에 연결된 어드레스 버스를 나타낸다. 참조부호 D_BUS는 주제어부(100)에 연결된 데이터 버스를 나타낸다. 참조부호 DMA ACK는 상기 DMA 제어부(200)로 전달되는 DMA 응답을 나타낸다. 참조부호 DMA REQ는 상기 DMA 제어부(200)에서 발생되는 DMA 요구를 나타낸다. 참조부호 R은 읽기(read)신호를 나타낸다. 참조부호 W는 기록(write)신호를 나타낸다. 참조부호 SEL은 선택(selection)신호를 나타낸다.

부연하면, 상기 주제어부(100)는 메시지 전처리에 필요한 제어신호를 발생시켜 각 부분{DMA 제어부, 비트 처리 연산부, 정보 메모리}에 전달하며, CPU(도시하지 않음.)가 상기 각 부분에 어떤 명령을 한 후 그 동작의 진행 혹은 완료 등과 같은 상태를 확인하고자 할 때 그 상태 정보를 읽어 들일 수 있도록 하는 역할을 수행한다. 또한, CPU와의 인터페이스(interface)도 담당한다. 상기 DMA 제어부(200)는 DMA 동작을 제어한다. 이와 같이 CPU를 이용하지 않고 DMA를 이용하는 이유는 메모리 참조를 빠르게 처리하기 위해서이다. 상기 비트 처리 연산부(300)는 메모리 참조, 처리할 비트의 위치 결정, 쉬프트 연산 및 데이터 생성을 위한 동작을 한다. 상기 정보 메모리부(400)는 하나의 필드가 어느 위치에서 시작하여 몇 비트의 길이를 가지고 있으며, 메시지를 생성하거나 처리할 때 몇 개의 바이트로 구성할 것인가에 대한 정보를 가지고 있다. 다음 표 1은 하나의 필드에 대한 정보를 설명하기 위한 것이다.

구성	비트 수	내 용
pLength	16비트	비트 단위로 합쳐져 있어 기지국으로 전송될 혹은 기지국으로부터 수신될 메시지에서 처리해야 할 필드가 차지하는 비트 단위의 길이
uLength	8비트	CPU가 처리하기 위해 필드를 얻은 후 또는 메시지 생성을 위한 아이템(item)을 메시지에 채워넣을 때, 데이터의 바이트 단위 길이를 말한다. (CPU 입장에서 처리하는 것이므로 비트 단위일 필요가 없다.)
pPosition	32비트	비트 단위로 합쳐져 있어 기지국으로 전송될 혹은 기지국으로부터 수신될 메시지에서 처리해야 할 필드가 시작되는 비트 단위의 위치
uPosition	24비트	CPU가 처리하기 위해 필드를 얻은 후 또는 메시지 생성을 위한 아이템을 메시지에 채워넣을 때, 데이터의 바이트 단위의 시작 위치

도 2는 도 1 중 주제어부에 포함된 레지스터들의 구성을 나타낸 도면이다.

도 1의 주제어부(100)에는 네 개의 레지스터가 존재하며 그 각각의 역할은 다음과 같다.

모드 제어 레지스터(101)는 메시지를 생성할 때 정해진 위치에 주어진 필드를 첨가시키는 모드 혹은 메시지를 처리할 때 정해진 위치로부터 필드를 가져오는 모드를 설정하는 기능 혹은 동작 시작 명령을 기록하기 위한 것이다. 상기 동작 시작 명령은 CPU가 하는 것이며, 본 발명의 실시 예에 따른 메시지 전처리기는 상기 CPU로부터 동작 시작 명령이 전달되어야만 동작한다.

정보 제어 레지스터(102)는 한 번에 처리할 필드의 개수를 정한다. 즉, 한 번의 동작에 몇 개의 필드를 처리할 것인가를 기록하기 위한 것이다. 또한, 정보 메모리(400)의 내용 삭제에 대한 명령도 상기 CPU가 이 레지스터에 기록함으로써 이루어진다.

정보 메모리 제어 레지스터(103)는 CPU가 상기 정보 메모리(400)에 값을 기록하기 위해서 경유하는 레지스터이다. 이와 같이 경유를 하는 이유는 외부로 나오는 어드레스 신호의 연결을 줄이기 위하여 정보 메모리(400)가 선입선출(First In First Out: FIFO) 구조를 가지기 때문이다.

DMA 제어 레지스터(104)는 DMA를 수행하기 위한 소오스 어드레스, 목적지(destination) 어드레스 및 DMA 동작 방식 등을 기록하기 위한 것으로, 그 기록의 주체는 CPU이다.

상기한 도 1 및 도 2의 구성을 참조하여 메시지를 생성 및 처리할 때의 동작 순서를 설명하면 다음과 같다.

필드 정보는 메시지를 처리할 때는 pPosition이 소오스, uPosition이 목적지가 되며, 메시지를 생성할 때는 그 반대가 된다.

메시지를 처리할 때는,

기지국으로부터 하나의 메시지를 받으면, 단말기는 프레임 단위의 데이터로부터 메시지를 생성한다. 이 메시지 중 필요한 필드를 얻는 과정에서 다음과 같은 동작들을 한다.

(1) 메시지 수신(CPU)

(2) 메시지 종류 판단(CPU)

(3) 얻어낼 필드에 대한 필드 정보를 생성하여 주제어부(100)의 제어하에 정보 메모리 제어 레지스터(103)를 거쳐 정보 메모리(400)에 순차적으로 기록한다. 이때 필요에 따라서 상기 정보 메모리(400)를 초기화 하기 위해 모드 제어 레지스터(101)를 제어할 수 있다.

(4) CPU는 수신한 메시지가 들어 있는 시작 어드레스를 DMA 제어 레지스터(104)에 기록한다.

(5) CPU는 처리 결과{메시지를 비트 단위로 분리한 각 필드}를 저장할 메모리의 시작 어드레스를 상기 DMA 제어 레지스터(104)에 기록한다.

(6) CPU는 정보 제어 레지스터(102)에 몇 개의 필드를 처리할 것인가를 기록한다.

(7) CPU는 모드 제어 레지스터(101)에 동작 시작 명령을 기록한다.

(8) 본 발명의 실시 예에 따른 메시지 전처리기는 주어진 정보에 따라서 각 필드를 분리해내서 정해진 위치의 메모리에 기록한다. 이때 상기 메시지 전처리기는 CPU에 DMA를 요구하여 버스 제어권을 얻어야 한다.

(9) 상기 메시지 전처리기가 동작을 완료하면 CPU는 얻어진 필드 정보를 이용해 다음 처리를 수행한다. 여기서 다음 처리는 메시지를 수신한 후 처리해야 할 동작을 의미한다. 다시 말해서, 기지국으로부터 메시지를 수신했고 본 발명에 따라 비트 필드별 분류가 되었으므로 해당 메시지의 내용에 따라 수행해야 할 작업(예를 들어, 전화가 왔음을 알리는 착신 알림 메시지가 수신되었다면 전화를 받는 상태와 관련된 처리 동작)을 하는 것이 될 수 있을 것이다.

메시지를 생성할 때는,

(1) CPU는 메시지{예: 착신 알림 메시지}에 넣을 아이템을 생성한다.

(2) 삽입할 필드에 대한 필드 정보{예: caller ID}를 생성하여 주제어부(100)의 제어하에 정보 메모리 제어 레지스터(103)를 거쳐 정보 메모리(400)에 순차적으로 기록한다. 이때 필요에 따라서 상기 정보 메모리(400)를 초기화 하기 위해 모드 제어 레지스터(101)를 제어할 수 있다.

(3) CPU는 전송할 메시지가 저장될 메모리의 시작 어드레스를 DMA 레지스터(104)에 기록한다.

(4) CPU는 전송할 아이템이 저장된 메모리의 시작 어드레스를 상기 DMA 레지스터(104)에 기록한다.

(5) CPU는 정보 제어 레지스터(102)에 몇 개의 필드를 처리할 것인가를 기록한다.

(6) CPU는 모드 제어 레지스터(101)에 동작 시작 명령을 기록한다. 동작 시작 명령은 메시지 전처리 동작의 시작을 제어하기 위한 것이다. 즉, 처리하고자 하는 메시지를 모두 메시지 전처리기로 전송하고 비트 필드 별로 분리 작업을 시작하라는 명령이다.

(7) 본 발명의 실시 예에 따른 메시지 전처리기는 주어진 정보{필드 길이 정보: 어떤 필드가 얼마만큼 긴 길이의 비트를 가지고 있는가를 나타내는 정보}에 따라서 각 아이템들을 정해진 위치의 메모리에 기록한다. 이때 상기 메시지 전처리기는 CPU에 DMA를 요구하여 버스 제어권을 얻어야 한다.

(9) 상기 메시지 전처리기가 동작을 완료하면 CPU는 다음 처리를 수행한다. 여기서 다음 처리는 메시지를 생성한 후 처리해야 할 동작을 의미한다. 다시 말해서, 메시지{예: 착신 알림 메시지}를 생성했으므로 그 메시지를 송신하는 작업과 관련된 동작이 될 수 있을 것이다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 기지국과 이동 단말기 사이의 정보 전달에 사용되는 메시지의 의미 분석을 수행하기 위한 메시지 내용 분리를 하드웨어 로직으로 구현함으로써 간단하고 매우 빠른 처리를 할 수 있으므로 소비 전력을 줄일 수 있다. 또한, CPU의 부하를 감소시키고 단말기의 가격도 줄일 수 있는 장점이 있다.

Claims (10)

1. 중앙처리장치를 구비한 이동 통신 단말기에 있어서,

   직접 메모리 액세스를 제어하는 직접 메모리 액세스 제어부와,

   메모리 참조, 처리할 비트의 위치 결정, 쉬프트 연산 및 데이터 생성을 위한 동작을 하는 비트 처리 연산부와,

   상기 비트 처리 연산부에서 처리할 필드에 관한 정보를 저장하는 정보 메모리와,

   메시지 전처리에 필요한 제어신호를 발생하여 상기 직접 메모리 액세스 제어부 혹은 비트 처리 연산부 혹은 정보 메모리에 전달하며, 상기 직접 메모리 액세스 제어부 혹은 비트 처리 연산부 혹은 정보 메모리의 동작 상태를 읽어들이고 상기 중앙처리장치와의 인터페이스를 담당하는 주제어부를 포함함을 특징으로 하는 메시지 전처리기.
2. 제1항에 있어서,

   상기 필드에 관한 정보는, 필드의 시작 위치, 길이, 메시지의 생성 혹은 처리 단위에 관한 데이터를 포함함을 특징으로 하는 메시지 전처리기.
3. 제1항에 있어서, 상기 주제어부는,

   메시지를 생성할 때 정해진 위치에 주어진 필드를 첨가시키는 모드 혹은 메시지를 처리할 때 정해진 위치로부터 필드를 가져오는 모드를 설정하는 기능 혹은 동작 시작 명령을 기록하기 위한 모드 제어 레지스터와,

   한번의 동작에 몇 개의 필드를 처리할 것인가를 기록하기 위한 정보 제어 레지스터와,

   상기 중앙처리장치가 상기 정보 메모리에 값을 기록할 때 경유하는 정보 메모리 제어 레지스터와,

   직접 메모리 액세스를 수행하기 위한 소오스 어드레스, 목적지 어드레스 및 직접 메모리 액세스 동작 방식을 기록하기 위한 직접 메모리 액세스 제어 레지스터로 구성됨을 특징으로 하는 메시지 전처리기.
4. 제1항에 있어서,

   상기 중앙처리장치로부터 동작 시작 명령이 전달되면 메시지 전처리를 위한 동작을 시작함을 특징으로 하는 메시지 전처리기.
5. 제3항에 있어서,

   상기 정보 메모리가 선입선출 구조를 가짐을 특징으로 하는 메시지 전처리기.
6. 중앙처리장치와 메모리 및 메시지 전처리기를 구비한 이동 통신 단말기에서 메시지 전처리를 제어하는 방법에 있어서,

   메시지가 수신되면 상기 중앙처리장치가 그 종류를 판단하는 제1과정과,

   상기 판단 결과 얻어낼 필드에 대한 필드 정보를 생성하여 상기 메시지 전처리기의 주제어부에 있는 정보 메모리 제어 레지스터를 거쳐 상기 메시지 전처리기의 정보 메모리에 순차적으로 기록하는 제2과정과,

   상기 중앙처리장치가 상기 수신한 메시지가 들어 있는 상기 메모리의 시작 어드레스를 상기 주제어부에 있는 직접 메모리 제어 레지스터에 기록하는 제3과정과,

   상기 중앙처리장치가 메시지를 비트 단위로 분리한 각 필드를 저장할 상기 메모리의 시작 어드레스를 상기 직접 메모리 액세스 제어 레지스터에 기록하는 제4과정과,

   상기 중앙처리장치가 상기 주제어부에 있는 정보 제어 레지스터에 처리할 필드의 개수를 기록하는 제5과정과,

   상기 중앙처리장치가 상기 주제어부에 있는 모드 제어 레지스터에 메시지 전처리를 위한 동작 시작 명령을 기록하면, 필드 길이 정보에 따라 각 필드를 분리해내서 상기 메모리의 정해진 위치에 기록하여 상기 중앙처리장치가 읽어갈 수 있도록 하는 제6과정을 포함함을 특징으로 하는 메시지 전처리 제어 방법.
7. 제6항에 있어서,

   상기 메시지 전처리기가 동작을 완료하면 상기 중앙처리장치는 얻어진 필드 정보를 이용해 상기 메시지의 내용에 따른 작업을 수행하는 제7과정을 더 포함함을 특징으로 하는 메시지 전처리 제어 방법.
8. 중앙처리장치와 메모리 및 메시지 전처리기를 구비한 이동 통신 단말기에서 메시지 전처리를 제어하는 방법에 있어서,

   상기 중앙처리장치가 메시지에 넣을 아이템을 생성하는 제1과정과,

   상기 중앙처리장치가 삽입할 필드에 대한 필드 정보를 생성하여 상기 메시지 전처리기의 주제어부에 있는 정보 메모리 제어 레지스터를 거쳐 상기 메시지 전처리기의 정보 메모리에 순차적으로 기록하는 제2과정과,

   상기 중앙처리장치가 전송할 메시지가 저장될 상기 메모리의 시작 어드레스를 상기 주제어부에 있는 직접 메모리 액세스 레지스터에 기록하는 제3과정과,

   상기 중앙처리장치가 전송할 아이템이 저장된 상기 메모리의 시작 어드레스를 상기 직접 메모리 액세스 레지스터에 기록하는 제4과정과,

   상기 중앙처리장치가 상기 주제어부에 있는 정보 제어 레지스터에 처리할 필드의 개수를 기록하는 제5과정과,

   상기 중앙처리장치가 상기 주제어부에 있는 모드 제어 레지스터에 동작 시작 명령을 기록하는 제6과정과,

   상기 메시지 전처리기가 상기 필드정보에 따라 각 아이템들을 상기 메모리의 정해진 위치에 기록하는 제7과정을 포함함을 특징으로 하는 메시지 전처리 제어 방법.
9. 제8항에 있어서,

   상기 제6과정 수행 후 상기 제7과정을 수행하기 전에 상기 메시지 전처리기가 상기 중앙처리장치에 직접 메모리 액세스를 요구하여 버스 제어권을 얻는 제6-1과정을 더 포함함을 특징으로 하는 메시지 전처리 제어 방법.
10. 제8항에 있어서,

    상기 메시지 전처리기가 메시지 전처리 동작을 완료하면 상기 중앙처리장치가 얻어진 필드 정보를 이용해 상기 메시지의 내용에 따른 작업을 수행하는 제8과정을 더 포함함을 특징으로 하는 메시지 전처리 제어 방법.

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