JPH02254557A - 通信制御処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は複数バイト幅データのプロセッサとメモリ、及
び１バイト幅データの通信制御ＬＳＩより成る通信制御
処理装置における効率良いシステム構成に関する。

【従来の技術〕

従来１通信制御ＬＳＩを用いた通信制御処理装置は、特
開昭６２−２６９５３９号公報または特開昭６３−１１
７５３８号公報に記載のように。

一般に１バイト幅データのプロセッサとメモリと通信制
御ＬＳＩとがバス接続された構成をとっていた。

通信回線へのデータ送信を行なう場合、プロセッサはメ
モリ上のデータバッファに送信データを準備し１通信制
御ＬＳＩに対して上記データバッファの先頭アドレスと
データバイト数を設定し、送信指示を行なう、これによ
り通信制御ＬＳＩは。

メモリ上の送信データを１バイトずつ順次読出しできて
ビットシリアルデータに変換し通信回線へ送出する。設
定されたデータバイト数分だけのデータの送信が完了す
ると、通信制御ＬＳＩはプロセッサに対して割込みを発
生させる。割込みによりプロセッサはデ「り送信完了を
知ることができ、次のデータの送信処理へと移る。

通信回線からのデータ受信を行なう場合、プロセッサは
あらかじめ通信制御ＬＳＩに対して受信データを格納す
べきメモリ上のデータバッファの先頭アドレスとバッフ
ァバイト数を設定し、受信指示を行なう。これにより、
通信制御ＬＳＩは、通信回線から受信したビットシリア
ルデータを１バイトずつに組立てメモリ上のデータバッ
ファへ順次書込んで行く、設定されたバッファバイト数
分だけの受信データをメモリに書込むと、通信制御ＬＳ
Ｉはプロセッサに対して割込みを発生させる。割込みを
契機にプロセッサは、メモリ上の別のデータバッファの
先頭アドレスとバッファバイト数を通信制御ＬＳＩに設
定する。これにより通−タの続きを新たに設定されたデ
ータバッファに１バイトずつ順次書込んでいく。通信制
御ＬＳＩが伝送制御手順上のフレーム終結パターンを検
出すると、プロセッサに対して割込みを発生させる。

割込みによりプロセッサは１フレ一ム分のデータ受信を
知ることができ、当該フレームに関する処理を行なう。

以上示したように、従来技術においては、通信１１Ｊ９
ＪＬｓＩとメモリとの間のデータ転送は１バイトずつ順
次行なうものであった。

［発明が解決しようとする課題］ 上記従来技術は、プロセッサとメモリのデータバス幅が
２バイト以上で、通信制御ＬＳＩのデータバス幅が１バ
イトの場合について配慮されておらず、高速回線収容時
に性能が上がらないという問題があった。つまり、高速
回線収容のためにはプロセッサに高い処理能力が要求さ
れるため、−般にデータバス幅が１６ビツト（２バイト
）あるいは３２ビツト（４バイト）のプロセッサが使用
され、メモリのデータ幅もプロセッサと同じく、２バイ
トあるいは４バイトとなる。しかしながら、２バイトあ
るいは４バイト幅のメモリであっても、通信制御ＬＳＩ
からは１バイトずつでしかアクセスできないため、メモ
リのアクセス頻度は高い。

メモリ及びバスの使用率が高いと、プロセッサあるいは
通信制御ＬＳＩからのメモリアクセス待ち時間が長くな
り、プロセッサの性能が上がらず、また１通信制御ＬＳ
Ｉで受信したデータがオーバランとなってしまうことが
ある。

本発明の目的は、複数バイト幅データのプロセッサとメ
モリ並びに１バイト幅データの通信制御ＬＳＩより成る
通信制御処理装置において、メモリ及びバスの使用率を
低く抑え性能を確保することにある。さらに、高速１回
線収容時にはメモリ及びバスの使用率を低く抑え性能を
確保するが、低速多回線収容時であまり性能を要求され
ない場合には簡単な動作をするようにし、ハードウェア
を節約する。

（課題を解決するための手段〕 すを複数バイト幅データの共通バスに接続し１通信制御
ＬＳＩを１バイト幅データのローカルバスに接続し、共
通バスとローカルバスをバス変換部で接続し、バス変換
部に下記機能を持たせたものである。

バス変換部の機能は （１）通信制御ＬＳＩからの複数回の１バイト毎メモリ
アクセス要求に対し、共通バスを介した１回の複数バイ
トメモリアクセス動作を行なう。

というものである。

上記（１）に示すバス変換部の機能を持たせるには、 （２）バス変換部は、通信制御ＬＳＩからの複数の１バ
イトメモリライト要求のアドレスとデータを登録する手
段を備え、通信制御ＬＳＩからの１バイト毎メモリライ
ト要求に対し、 （α）既登録情報が無い場合あるいは要求アドレスが現
登録アドレスと連続しかつ両者のアドレスが共通バスを
介した１回のメモリライト動作で可能なアドレス範囲に
ある場合には、要求を登録し、 （ｂ）要求アドレスが既登録アドレスと連続しない場合
あるいは連続するが両者のアドレスが共通バスを介した
１回のメモリライト動作で可能なアドレス範囲でない場
合には、既登録の複数の１バイトメモリライト要求を共
通バスを介した１回の複数バイトメモリライト動作で行
ない、既登録情報を消去し、今回の要求を登録する。

（３）上記（２）において要求アドレスがある特定のア
ドレス範囲にある場合には、既登録の複数の１バイトメ
モリライト要求を共通バスを介した１回の複数バイトメ
モリライト動作で行ない、既登録情報を消去し、今回の
要求のメモリライト動作を行なう。

あるいは、 （４）上記（２）において要求データが特定のパターン
であることを検出した場合には、既登録の複数の１バイ
トメモリライト要求を共通バスを介した１回の複数バイ
トメモリライト動作で行ない、既登録情報を消去し、今
回の要求のメモリライト動作を行なう。

あるいは、 （５）上記（２）においてプロセッサから特定の命令が
発行された場合には、既登録の複数の１バイトメモリラ
イト要求を共通バスを介した１回の複数バイトメモリラ
イト動作で行なう。

あるいは、 （６）バス変換部は、共通バスを介した複数バイトメモ
リリード動作後に複数のリードデータと各々に対応する
アドレスを登録する手段を備え、通信制御ＬＳＩからの
１バイト毎メモリリード要求に対し、 （α）既登録情報が有り要求アドレスが既登録アドレス
の中のいずれか１つと一致した場合には、その要求アド
レスに対応する既登録データを通信制御ＬＳＩへ転送し
、 （ｂ）既登録情報が無い場合あるいは要求アドレスが既
登録アドレスのいずれとも一致しない場合には、共通バ
スを介した複数バイトメモリリード動るアドレスとを登
録し、また、今回の要求アドレスに対応するリードデー
タを通信制御ＬＳＩへ転送し、 （ｃ）プロセッサから特定の命令が発行された場合には
、既登録情報を消去する。

という様にする。

さらに、低速多回線収容時であまり性能を要求されない
場合にハードウェアを節約するために、（７）バス変換
部は、高速１回線収容時には通信制御ＬＳＩからの複数
回の１バイト毎メモリアクセス要求に対し、共通バスを
介した１回の複数バイトメモリアクセス動作を行ない、
低速多回線収容時には通信制御ＬＳＩからの１回の１バ
イトメモリアクセス要求に対し、共通バスを介した１回
の１バイトメモリアクセス動作を行なう様にする。

〔作用〕

バス変換部が上記（１）のように動作することによって
、共通バスを介したメモリアクセス動作が下がる。メモ
リ及び共通バスの使用率が低ければ、プロセッサからの
メモリアクセス待ち時間が短くなり、プロセッサの性能
が確保される。

通信回線からのデータ受信の場合の通信制御ＬＳＩから
メモリへの１ブロック分のデータ転送を考える。通信制
御ＬＳＩからの１バイト毎のメモリライト要求は、前記
バス変換部の動作（２）−（α）のようにして複数バイ
ト分バス変換部に登録される。登録データが共通バスを
介した１回のメモリライト動作で行なえる分よりも多く
なると、前記バス変換部の動作（２）　−（ｂ）のよう
にして既登録の複数バイトデータをメモリに書込む。

このような手順をくり返すことにより１ブロック分のデ
ータ転送が行なわれる。ここで、ブロックの最後何バイ
トかがバス変換部に登録されメモリに書込まれずに残っ
てしまうケースがある。ブロックの最後における登録デ
ータのメモリへのはき出しのために下記３つの方法があ
る。

（１）ある種の通信制御ＬＳＩによれば、ブロックの最
終データのメモリライト要求のさらに次のメモリライト
要求は当該ブロックの受信ステータス情報をメモリの特
定のアドレス領域に書込むためのものである。この場合
、上記バス変換部の動作（３）のようにして、特定のア
ドレス領域へのメモリライト要求をきっかけとして、登
録データのメモリへのはき出しを行なう。

（…）伝送制御手順によっては、ブロックの最終データ
がある特定パターンであると決まっている。

この場合、前記バス変換部の動作（４）のようにして、
特定のデータパターンのメモリライト要求をきっかけと
して、登録データのメモリへのはき出しを行なう。

（ｉｕ）　１ブロック分のデータ受信が終了した時点で
通信制御ＬＳＩからプロセッサに割込みを発生させるよ
うな場合には、前記バス変換部の動作（５）のようにし
て１割込みを契機としたプロセッサからの特定の命令の
発行により、登録データのメモリへのはき出しを行なう
。

以上、バス変換部が前記（２）、（３）、（４）信回線
からのデータ受信の場合の通信制御ＬＳＩからメモリへ
のデータ転送において、メモリ及び共通バスの使用率を
低く抑えることが可能である。

次に、通信回線へのデータ伝信の場合のメモリから通信
制御ＬＳＩへの１ブロツク分のデータ転送を考える。通
信制御ＬＳＩからの１バイト毎のメモリリード要求に対
し、最初のデータについては、前記バス変換部の動作（
６）のようにして、共通バスを介したメモリリード動作
を行なうが。

次のデータについては、前記バス変換部の動作（５）−
（ｄ）のようにして、共通バスを介したメモリリード動
作は行なわず、既登録データを通信制御ＬＳＩへ転送す
る０通信制御ＬＳＩからのメモリリード要求に対し、要
求アドレスに対応するデータがバス変換部に登録されて
いる場合は。

登録データを通信制御ＬＳＩへ転送し、要求アドレスに
対応するデータがバス変換部に登録されていない場合に
は、共通バスを介したメモリリード動作を行なう、とい
う手順をくり返すことにより１ブロツク分のデータ転送
が行なわれる。プロセッサが別のブロックのデータ送信
を行なうために、メモリの内容を書き換えた場合、バス
変換部には、メモリの内容を書き換えたアドレスに対応
する古いデータが登録されていることがある。そうする
と、次のブロックのデータ送信の際に通信制御ＬＳＩか
らのメモリリード要求に対し、バス変換部の古い登録デ
ータを通信制＠ＬＳＩへ転送してしまうことになる。こ
のような事態を防ぐために、プロセッサは次のブロック
のデータ送信を通信制御ＬＳＩへ指示する前に、特定の
指令を発行しバス変換部の登録情報を消去する。

以上、バス変換部が上記（６）のように動作することに
より１通信回線へのデータ送信の場合のメモリから通信
制御ＬＳＩへのデータ転送において、メモリ及び共通バ
スの使用率を低く抑えることが可能である。

複数の通信制御ＬＳＩを備え、多回線でデータ送受信を
行なうような通信制御処理装置において、バス変換部が
複数の通イａ制御ＬＳＩからのメモリ動作するようにす
ると、多大なハードウェアが必要となってしまう、そこ
で、上記（７）のようにすることにより、高速１回線収
容時には性能が確保され、かつ、低速多回線収容時でも
最小限のハードウェアで実現できる。

（実施例〕 以下、本発明の一実施例について図面を用いて説明する
。

第１図は本発明の一実施例である通信制御処理装置のブ
ロック図である。プロセッサ１とメモリ２と上位インタ
フェースにつながる上位インタフェース制御部３は共通
バス１０に接続されている。

また、通信回線１３ｃ〜１３ｎを収容する通信制御ＬＳ
Ｉ５α〜５ｎはローカルバス１１に接続されている。さ
らに、共通バス１０とローカルバス１１とはバス変換部
４を介して接続されている。

ここで、共通バス１０のデータバスは２バイト幅であり
、ローカルバス１１のデータバスは１バイト幅である。

また、通信制御ＬＳＩ５α〜５ｎは直接メモリアクセス
（ＤＭＡ）機能を備えており、通信制御ＬＳＩからバス
変換部４に対しメモリアクセス要求を出すことにより、
バス変換部４は共通バス１０を介したメモリアクセス動
作を行なう。

また、プロセッサ１から共通バス１０．バス変換部４及
びローカルバス１１を介して通信制御ＬＳＩ５内のレジ
スタに各種設定を行なうことにより通信制御ＬＳＩ５の
動作制御が可能であり、逆に、通信制御ＬＳＩ５内のレ
ジスタを読出すことにより通信制御ＬＳＩ５の状態を知
ることが可能である。さらに、通信制御ＬＳＩ５が１ブ
ロツクのデータ送信完了等、ある特定の状態を検出する
と、ローカルバス１１．バス変換部４及び共通バス１０
を介してプロセッサ１に割込みを発生させることもでき
る。

第２図は、第１図に示すバス変換部４の内部構成である
。ＷＡＤＲ３０，ＲＡＤＲ３１は各々、通信制御ＬＳＩ
５からのメモリライト及びリード要求のアドレスの最下
位１ビツトを除く部分を登録するためのレジスタである
。ＣＭＰ３２及びＣＭＰ３３は各々、ＷＡＤＲ３０及び
ＲＡＤＲ３１の内容と通信制御ＬＳＩ５からのメモリア
クセス要求アドレスの最下位１ビツトを除く部分とを比
較して一致するかどうかを検出する回路である。

ＷＤＯ（４０）　及びＷＤＩ（４１）は通信制御ＬＳＩ
５からのメモリライト要求データを登録するためのレジ
スタであり、要求アドレスが偶数（最下位ビットが１０
１）の場合には要求データをＷＤｏ　（４０）に登録し
、要求アドレス奇数（最下位ビットが１１１）の場合に
は要求データをＷＤｌ（４１）に登録する。また、ＷＤ
Ｏ（４０）あるいはＷＤＩ　（４１）への登録有無を示
すフラグとしてＷＦＬＧＯ（６２）及びＷＦＬＧＩ　（
６３）がバス変換制御回路２０の中にある。つまり、Ｗ
Ｄｏ（あるいはＷＤＩ）にデータが登録されている場合
には、ＷＦＬＧＯ（あるいはＷＦＬＧＩ）は１１′であ
り、データが登録されていない場合には′″０“である
。

ＲＤＯ（５０）、ＲＤＩ　（５１）は共通バス１０を介
して読出したデータを登録するためのレジスタである。

共通バスを介した１回のメモリリード動作で連続するア
ドレスの２バイトのデータが読出されるが、その中の偶
数アドレスに対応するデータをＲＤＯ（５０）に登録し
、奇数アドレスに対応するデータをＲＤＩ　（５１）に
登録する。

また、ＲＤＯ（５０）及びＲＤＩ　（５１）への登録有
無を示すフラグとしてＲＦＬＧ６４がバス変換制御回路
２０の中にある。つまり、ＲＤＯ（５０）及びＲＤＩ　
（５１）にデータが登録されている場合には、ＲＦＬＧ
６４は１１″であり、両レジスタにデータが登録されて
いない場合には、ＲＦＬＧ６４は０“である。

共通バス１０は、双方向のアドレスバス１０ａ。

データバス１ｏｂｏ、１ｏｂｌ及びコントロールバスｌ
ｏｃより成る。共通バスの動作は、共通バス制御回路２
１によって制御される。データバス１０ｂは２バイト幅
であり、１０ｂＯは偶数アドレスに対応するデータ、１
０ｂ１は苦数アドレスに対応するデータの転送に使用さ
れる。

ローカルバス１１は、双方向のアドレスバス１１ｃより
成る。ローカルバス１１の動作は、ローカルバス制御回
路２２によって制御される。

５ＥＬ３４は、共通バス１０へ出力するアドレスを、Ｗ
ＡＤＲ３０，ＲＡＤＲ３１の内容あるいはローカルバス
１１上のアドレスのいずれかを選択するセレクタ回路で
ある。５ＥＬ４２，５ＥＬ４３は各々、共通バス１０へ
出力するデータを。

ＷＤＯ（４０）、ＷＤＩ　（４１）（７）内容ハローカ
ルバス１１上のデータかのいずれかを選択するセレクタ
回路である。５ＥＬ５２，５ＥＬ５３は各々、ローカル
バス１１へ出力するデータを、ＲＤＯ（５０）、ＲＤＩ
　（５１）の内容か共通バス１０上のデータかのいずれ
かを選択するセレクタ回路である。５ＥＬ５４は、ロー
カルバス１１へ出力するデータを偶数アドレスに対応す
るデータか奇数アドレスに対応するデータかを選択する
セレクタ回路である。

上記、５ＥＬ３４，４２，４３，５２，５３゜５４の切
替えを含め、バス変換部４全体の動作は、バス１制御回
路２ｏによって制御される。また。

： バス変換制御回路２０の中には、ＣＮＶＭＯＤ６１とい
うバス変換部４の動作モードを決めるビットがあり、プ
ロセッサの命令により、′０１または１１＃に設定する
ことが可能である。

プロセッサ１からバス変換部４へ出される命令は、共通
バス１０のアドレスバスｌｏａの内容をデコードするこ
とによってＬ’Ｋ　ｔｉｌｌできる。ＤＥＣ３６は、プ
ロセッサからの命令を解読するためのデコード回路であ
る。ＤＥＣ３５は、通信制御ＬＳＩ５からのメモリアク
セス要求が、ある特定のアドレス範囲にあるかどうかを
認識するためのデコード回路である。パターン検出回路
４４により、通信制御ＬＳＩ５からのメモリライト要求
データがある特定のパターンかどうかを検出できる。

ＤＥＣ３６，ＤＥＣ３６及びパターン検出回路４４は、
３つの中のどれか１つのみ備わっておれば十分である。

第３図は１通信制御ＬＳＩ５からメモリ２へのデータ転
送におけるバス変換部４の動作内容を示要求が出た時点
のバス変換部４の登録有無を示すＷＦＬＧＯ，ＷＦＬＧ
Ｉの値の４通りの組合せを縦軸にとり、要求アドレスの
最下位ビットを除く部分とＷＡＤＲ３０の内容とが不一
致か一致するか（ＣＭＰ３２の出力）及び要求アドレス
が偶数か奇数かの４通りの組合せを横軸にとっている。

図中のＡ、Ｂがバス変換部４の動作内容を表わし。

意味は下記の通りである。

ｔ　Ａ　ｌ・・・要求の登録を行なう。すなわち、要求
アドレスの最下位ビットを除く部分をＷＡＤＲ３０に設
定し、要求アドレスが偶数の場合は要求データをＷＤＯ
（４０）に設定しＷＦＬＧＯ（６２）を１１１にし、要
求アドレスが奇数の場合は要求データをＷＤＩ（４１）
に設定しＷＦＬＧＩ　（６３）を１１′にする。

′Ｂ″・・・既登録データを共通バス１０を介してメモ
リに書込み、既登録情報を消去し、今回の要求を新たに
登録する。すなわち、ＷＡＤＲ（３０）の内容を共通バ
ス１０のアドレスバス１０αにのせ、ＷＦＬＧＯ（６２
）、ＷＦＬＧＩ　（６３）が′″１“のＷＤＯ（４０）
、ＷＤＩ　（４１）の内容を共通バス１０のデータバス
Ｌｏｂｅ。

１０ｂ１にのせ、共通バス１０のコントロールバス１０
ｃを操作してメモリ２にデータを書込む。その後ＷＦＬ
ＧＯ（６２）、ＷＦＬＧＩ（６３）を′″０＃にする。

さらに、今回の要求アドレスの最下位ビットを除く部分
をＷＡＤＲ３０に設定し、要求アドレスが偶数の場合は
要求データをＷＤＯ（４０）に設定しＷＦＬＧＯ（６２
）を１１＃にし、要求アドレスが奇数の場合は要求デー
タをＷＤＩ　（４１）に設定しＷＦＬＧＩ　（６３）を
１＃にする。

メモリ２から通信制御ＬＳＩ５へのデータ転送における
バス変換部４の動作は、ＲＦＬＧ６４の値及び要求アド
レスとＲＡＤＲ３１の内容との一致／不一致によって決
まる。

ＲＦＬＧ６４が１０′の場合には、共通バス１０を介し
て２バイトのデータを読出し、各々をＲＤＯ（４０）、
ＲＤｌ（４１）　に設定し、要求アドレスをＲＡＤＲ３
１に設定し、ＲＦＬＧ６４を１１′にする。また、要求
アドレスに対応するデータを通信制御ＬＳＩ５へ転送す
る。ＲＦＬＧ６４が１１＃でかつ要求アドレスとＲＡＤ
Ｒ３１の内容が不一致と場合にも上記と同じ動作を行な
う。

ＲＦＬＧ６４が′１“でかつ要求アドレスとＲＡＤＲ３
１の内容が一致する場合には、要求アドレスが偶数の時
はＲＤＯ（４０）の内容を、要求アドレスが奇数の時は
ＲＤＩ　（４１）の内容を通信制御ＬＳＩ５へ転送する
。この場合共通バス１０を介したメモリリード動作は行
なわない。

通信回線１３からのデータ受信を行なう場合、プロセッ
サ１はあらかじめ、受信データを書込むべきメモリ２上
のデータバッファの先頭アドレス並びにバッファバイト
数等の情報（「ディスクリブタ」と呼ぶ）をメモリ２上
の特定のアドレス領域に書込む、ここで説明の簡単化の
ため、データバッファの先頭アドレスは偶数アドレスと
しておく。プロセッサ１が通信制御ＬＳＩ５内のレジス
信制御ＬＳＩ５はメモリ２上のディスクリブタを読出し
て受信動作を開始する。

通信制御ＬＳＩ５からの受信データのメモリ２へのライ
ト要求に対して、バス変換部４は、第３図の動作内容に
従っな動作をする。先頭バイトのデータをＷＤＯ（４０
）に登録しく動作１Ａ”）。

２バイト目のデータはＷＤＩ　（４１）に登録する（動
作′″Ａ“）。３バイト目のデータのメモリライト要求
によって、既登録のＷＤＯ（４０）及びＷＤＩ（４１）
の内容を共通バス１０を介してメモリ２に書込み、その
後、既登録情報を消去し、新たに３バイト目のデータを
ＷＤＯ（４０）に登録する（動作＠Ｂ′）。４バイト目
のデータはＷＤｉ（４１）に登録しく動作１Ａ′）、５
バイト目のメモリライト要求によって既登録データのメ
モリ２への書き込みを行なう、このような動作をくり返
すことにより、１ブロック分の受信データのメモリ２へ
の転送が行なわれる。

ここで、ブロックの最終バイトデータのメモリデータの
メモリ２への書き込みは次の３通りのどれかで行なう。

（１）　ブロックの最終バイトデータのメモリライト要
求の後の通信制御ＬＳＩ５からのメモリライト要求は、
前記特定アドレス領域にあるディスクリブタを書き替え
るためのものである。したがって、特定のアドレス領域
へのメモリライト要求であることをＤＥＣ３５によって
認識し、これをきっかけとして、ＷＤＯ，ＷＤＩの内容
をメモリに書込む。

（ｎ）　　ブロックの最終バイトデータは伝送制御手順
上のある特定の制御キャラクタである。パターン検出回
路４４によって、通信制御ＬＳＩ５からのメモリライト
要求データがある特定の制御キャラクタであることを認
識し、これをきっかけとしてＷＤＯ，ＷＤＩの内容をメ
モリに書込む。

（ｉｎ）　　１ブロツクのデータ受信が終了した時点で
通信制御ＬＳＩ５からプロセッサ１に割込みを発生させ
る。この割込みを契機としてプロセッサ１への書込み指
示命令を発行する。バス変換部４はＤＥＣ３６によって
上記命令を認識し、これをきっかけとしてＷＤＯ，ＷＤ
Ｉの内容をメモリ２に書込む。

通信回線１３へのデータ送信を行なう場合、プロセッサ
１はあらかじめ、送信データを格納したメモリ２上のデ
ータバッファの先頭アドレス並びにバッファバイト数等
の情報（「ディスクリブタ」）をメモリ２上の特定のア
ドレス領域に書込む。ここで説明の簡単化のため、デー
タバッファの先頭アドレスは偶数アドレスとしておく。

プロセッサｌが通信制ｗＬＳＩＳ内のレジスタに送信指
示コマンドを設定することにより、通信制御ＬＳＩ５は
メモリ２上のディスクリブタを読出して送信動作を開始
する。

通信制御ＬＳＩ５からの送信データのメモリリード要求
に対して、バス変換部４は以下の動作を行なう。先頭バ
イトデータのメモリリード要求に対し共通バス１０を介
して、先頭アドレス及び次アドレスのデータを合わせて
２バイト分メモリから読出し、各々ＲＤＯ，ＲＤＩに登
録する。また。

先頭アドレスのデータを通信制御ＬＳＩ５へ転送する。

２バイト目データのメモリリード要求に対しては、既登
録のＲＤＩの内容を通信制御ＬＳＩ５へ転送する。３バ
イト目データのメモリリード要求に対しては共通バス１
０を介してメモリ２を読出し、ＲＤＯ，ＲＤＩに登録し
、通信制御ＬＳＩ５へ転送する。４バイト目データのメ
モリリード要求に対しては、既登録のＲＤＩの内容を通
信制御ＬＳＩ５へ転送する。このような動作をくり返す
ことにより、１ブロツク分の送信データの通信制御ＬＳ
Ｉ５への転送が行なわれる。

別のブロックのデータ送信を行なうために、プロセッサ
１がメモリの内容を書き替えた場合、プロセッサ１はバ
ス変換部４に対し、メモリリード要求登録情報の消去指
示命令を発行する。バス変換部４はＤＥＣ３６によって
上記命令を認識し、ＲＦＬＧ６４を０１にする。これに
より、通信制御ＬＳＩ５からのメモリリード要求に対し
て、てしまうことがなくなる。

以上示したバス変換部４の動作はＣＮＶＭＯＤ６１が１
１＃の場合の動作である。ＣＮＶＭＯＤ６１が１０＃の
場合には、通信制御ＬＳＩ５からの１回の１バイトメモ
リライト要求に対し、１回の共通バス１０を介したメモ
リライト動作を行ない、通信制御ＬＳＩ５からの１回の
１バイトメモリリード要求に対し、１回の共通バス１０
を介したメモリリード動作を行なう。

通信制御処理装置が高速１回線収容時で１個の通信制御
ＬＳＩ５のみが動作する場合には、プロセッサ１により
ＣＮＶＭＯＤ６１を１１＃に設定する。低速多回線収容
時で複数の通信制御ＬＳＩ５が動作する場合には、ＣＮ
ＶＭＯＤ６１を１０″に設定する。もし、複数の通信制
御ＬＳＩ５が動作する場合にバス変換部４がＣＮＶＭＯ
Ｄ６１を１１“の動作にしようとすると、第２図に示す
ＷＡＤＲ３０，ＷＤＯ，ＷＤＩ、ＷＦＬＧＯ。

ＷＦＬＧＩ、ＲＡＤＲ３１，ＲＤＯ，ＲＤＩ、ＲＦＬＧ
６４を各々１通信制御ＬＳＩ５の数の分だけ必要となり
、膨大なハードウェア量になってしまう。

本実施例によれば、通信回線１３からのデータ受信時の
通信制御ＬＳＩ５からメモリ２へのデータ転送において
、通信制御ＬＳＩ５からの２回のメモリライト要求に対
し、共通バス１０を介した１回のメモリライト動作で行
なうため、メモリ２及び共通バスｌＯの使用率が低くな
るという効果がある。また、通信回線１３へのデータ送
信時のメモリ２から通信制御ＬＳＩ５へのデータ転送に
おいて１通信制御ＬＳＩ５からの２回のメモリリード要
求に対し、共通バス１０を介した１回のメモリリード動
作で行なうため、メモリ２及び共通バス１０の使用率が
低くなるという効果がある。

さらに、通信制御ＬＳＩ５からの２回のメモリライト（
リード）要求を１回の共通バス１ｏを介したメモリライ
ト（リード）動作で行なうという機能は、高速１回線収
容時で高性能が要求される場合のみ適用し、低速多回線
収容時であまり性能が要求されない場合には適用しない
とすることにより、経済的なシステムが構築できるとい
う効果がある。

〔発明の効果〕

本発明によれば、バス変換部は上記のように動作するの
で、メモリ及び共通バスの使用率を低く抑えられプロセ
ッサの性能が確保されるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の通信制御処理装置のブロッ
ク図、第２図は第１図のバス変換部４の内部構成図、第
３図はバス変換部４の動作内容を示す図である。 １・・・プロセッサ、２・・・メモリ、４・・・バス変
換部、５α〜５ｎ・・・通信制御ＬＳＩ、１ｏ・・・共
通バス、１１・・・ローカルバス、１３α〜１３ｎ・・
・通信回線、３０・・・メモリライト要求のアドレス登
録レジスタ、３１・・・メモリリード要求のアドレス登
録レジスタ。 ４０．４１・・・メモリライト要求のデータ登録レジス
タ、５０．５１・・・メモリリード動作後のデータ登録
レジスタ。 第７国

Claims (1)

1. 【特許請求の範囲】 １、複数バイト幅データの共通バスに接続されたプロセ
   ッサおよびメモリと、１バイト幅データのローカルバス
   に接続された通信制御ＬＳＩと、該共通バスと該ローカ
   ルバスを接続するバス変換部とより成り、前記バス変換
   部は、通信制御ＬＳＩからの複数回の１バイト毎メモリ
   アクセス要求に対し、共通バスを介した１回の複数バイ
   トメモリアクセス動作を行なうことを特徴とする通信制
   御処理装置。 ２、前記バス変換部は、前記通信制御ＬＳＩからの複数
   の１バイトメモリライト要求のアドレスとデータを登録
   する手段を備え、前記通信制御ＬＳＩからの１バイト毎
   メモリライト要求に対し、既登録情報が無い場合、ある
   いは、前記要求アドレスが既登録アドレスと連続しかつ
   両者のアドレスが共通バスを介した１回のメモリライト
   動作で可能なアドレス範囲にある場合には、前記要求を
   登録し、前記要求アドレスが既登録アドレスと連続しな
   い場合、あるいは、連続するが両者のアドレスが共通バ
   スを介した１回のメモリライト動作で可能なアドレス範
   囲でない場合には、既登録の複数の１バイトメモリライ
   ト要求を共通バスを介した１回の複数バイトメモリライ
   ト動作で行ない、既登録情報を消去し、前記要求を新た
   に登録することを特徴とする特許請求の範囲第１項記載
   の通信制御処理装置。 ３、前記要求アドレスがある特定のアドレス範囲にある
   場合には、既登録の複数の１バイトメモリライト要求を
   共通バスを介した１回の複数バイトメモリライト動作で
   行ない、既登録情報を消去し、前記要求のメモリライト
   動作を行なうことを特徴とする特許請求の範囲第２項記
   載の通信制御処理装置。 ４、前記要求データが特定のパターンであることを検出
   した場合には、既登録の複数の１バイトメモリライト要
   求を共通バスを介した１回の複数バイトメモリライト動
   作で行ない、既登録情報を消去し、前記要求のメモリラ
   イト動作を行なうことを特徴とする特許請求の範囲第２
   項記載の通信制御処理装置。 ５、前記プロセッサから特定の命令が発行された場合に
   は、既登録の複数の１バイトメモリライト要求を共通バ
   スを介した１回の複数バイトメモリライト動作で行なう
   ことを特徴とする特許請求の範囲第２項記載の通信制御
   処理装置。 ６、前記バス変換部は、前記共通バスを介した複数バイ
   トメモリリード動作後に複数のリードデータと各々に対
   応するアドレスを登録する手段を備え、前記通信制御Ｌ
   ＳＩからの１バイト毎メモリリード要求に対し、既登録
   情報が有り前記要求アドレスが既登録アドレスの中のい
   ずれか１つと一致した場合には、前記要求アドレスに対
   応する既登録データを前記通信制御ＬＳＩへ転送し、既
   登録情報が無い場合、あるいは、前記要求アドレスが既
   登録アドレスのいずれとも一致しない場合には、前記共
   通バスを介した複数バイトメモリリード動作を行ない、
   複数のリードデータと各々に対応するアドレスを登録し
   、また、前記要求アドレスに対応するリードデータを前
   記通信制御ＬＳＩへ転送し、前記プロセッサから特定の
   命令が発行された場合には、前記登録情報を消去するこ
   とを特徴とする特許請求の範囲第１項記載の通信制御処
   理装置。 ７、複数バイト幅データの共通バスに接続されたプロセ
   ッサおよびメモリと、 １バイト幅データのローカルバスに接続された通信制御
   ＬＳＩと、 該共通バスと該ローカルバスを接続するバス変換部より
   成り、前記バス変換部は、高速回線収容時には前記通信
   制御ＬＳＩからの複数回の１バイト毎メモリアクセス要
   求に対し共通バスを介した１回の複数バイトメモリアク
   セス動作を行ない、低速多回線収容時には通信制御ＬＳ
   Ｉからの１回の１バイトメモリアクセス要求に対し共通
   バスを介した１回の１バイトメモリアクセス動作を行な
   うことを特徴とする通信制御処理装置。