JPS5987528A - 連結デ−タの保証方式 - Google Patents
連結デ−タの保証方式Info
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- JPS5987528A JPS5987528A JP19776482A JP19776482A JPS5987528A JP S5987528 A JPS5987528 A JP S5987528A JP 19776482 A JP19776482 A JP 19776482A JP 19776482 A JP19776482 A JP 19776482A JP S5987528 A JPS5987528 A JP S5987528A
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- JP
- Japan
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- bus
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、各種のマイクロコンピュータ（以下、マイコ
ンと称する）応用回路における連結データの保証方式に
関する。
ンと称する）応用回路における連結データの保証方式に
関する。
１回のバスアクセスでｎビットのデータを転送できるバ
スを有するマイコン応用回路において、ｎ ＋ ／ビッ
ト以上あ連結データをＷＴ（ウェイト）動作で転送する
場合には、一般にコ回以上に分けて送られてくるデータ
をデータの受は側回路で元の連結形態に再構成する必要
がある。
スを有するマイコン応用回路において、ｎ ＋ ／ビッ
ト以上あ連結データをＷＴ（ウェイト）動作で転送する
場合には、一般にコ回以上に分けて送られてくるデータ
をデータの受は側回路で元の連結形態に再構成する必要
がある。
第１図はこの様なｇビットのデータバスで７６ビツトの
連結データをＷＴ動作で転送するときの従来の受は側回
路の構成例を示し、ここで７６ビツトの連結データはｇ
ビットづつのデータＤＡＴＡ／とＤＡＴＡ、ｌとに分け
られ、かつそれぞれに順にアドレスＡＤＤ／とＡＤＤ、
２とが割振られてｇビットのマイコンバスｌ上に送出さ
れる。このデータとアドレスの送出は、通常ＷＴ倍信号
Ｘ−ＷＴに同期して、先頭のアドレスＡＤＤ／とデータ
ＤＡＴＡ／とに続いて後続のアドレスＡＤＤ、２とデー
タＤＡＴＡλの順序で連続して行われる（第３図（Ａ）
〜（Ｃ）参照）。コはバスｌ上のデータＤＡＴＡ／およ
びＤＡＴＡ２を受信するレシーバ、３はバスｌ上のアド
レスＡＤＤ’／およびＡＤＤ、２を受信するレシーバで
ある。
連結データをＷＴ動作で転送するときの従来の受は側回
路の構成例を示し、ここで７６ビツトの連結データはｇ
ビットづつのデータＤＡＴＡ／とＤＡＴＡ、ｌとに分け
られ、かつそれぞれに順にアドレスＡＤＤ／とＡＤＤ、
２とが割振られてｇビットのマイコンバスｌ上に送出さ
れる。このデータとアドレスの送出は、通常ＷＴ倍信号
Ｘ−ＷＴに同期して、先頭のアドレスＡＤＤ／とデータ
ＤＡＴＡ／とに続いて後続のアドレスＡＤＤ、２とデー
タＤＡＴＡλの順序で連続して行われる（第３図（Ａ）
〜（Ｃ）参照）。コはバスｌ上のデータＤＡＴＡ／およ
びＤＡＴＡ２を受信するレシーバ、３はバスｌ上のアド
レスＡＤＤ’／およびＡＤＤ、２を受信するレシーバで
ある。
グはデータの再構成を制御するストローブ信号ＢＳＴお
よびＲＳＴを送出するコントロール回路であり、レシー
バ３を介して供給されるアドレスＡＤＤ／およびＡＤＤ
、２ご判別して、アドレスＡＤＤ／のときにはバッファ
ラッチストローブＢＳＴを生起し、アドレスＡＤＤコの
ときにはレジスタラッチストローブＲ８Ｔ Ｆ生起する
（第３図の）および初参照）。汐はバッファラッチスト
ローブＢＳＴに同期してレシーバコから供給される先頭
のデータＤＡＴＡ ／を一時格納するバッファ、乙はレ
ジスタラッチストローブＲ８Ｔに同期してバッファ３か
らデータＤＡＴＡ／を読み出して記憶するレジスタ、り
はレジスタラッチストローブＲ３Ｔに同期してＬ”／−
ハｊから供給される後続のデータＤＡＴＡコを直接記憶
するレジスタである。そのレジスタラッチストローブＲ
３Ｔは同時に両レジスタｔおよびりに供給されるから、
レジスタ６および７へのデータＤＡＴＡ ／およびＤＡ
ＴＡ、２の記憶は同時になされる（第３図Ｂ）〜（Ｊ）
参照）。レジスタ乙のデータＤＡＴＡ／はドライバｇを
介して送出され、同時にレジスタフのデータＤＡＴＡ、
２はドライバ９を介して送出されて、元の形態の７６ビ
ツトの連結Ｙ−タに再構成される。
よびＲＳＴを送出するコントロール回路であり、レシー
バ３を介して供給されるアドレスＡＤＤ／およびＡＤＤ
、２ご判別して、アドレスＡＤＤ／のときにはバッファ
ラッチストローブＢＳＴを生起し、アドレスＡＤＤコの
ときにはレジスタラッチストローブＲ８Ｔ Ｆ生起する
（第３図の）および初参照）。汐はバッファラッチスト
ローブＢＳＴに同期してレシーバコから供給される先頭
のデータＤＡＴＡ ／を一時格納するバッファ、乙はレ
ジスタラッチストローブＲ８Ｔに同期してバッファ３か
らデータＤＡＴＡ／を読み出して記憶するレジスタ、り
はレジスタラッチストローブＲ３Ｔに同期してＬ”／−
ハｊから供給される後続のデータＤＡＴＡコを直接記憶
するレジスタである。そのレジスタラッチストローブＲ
３Ｔは同時に両レジスタｔおよびりに供給されるから、
レジスタ６および７へのデータＤＡＴＡ ／およびＤＡ
ＴＡ、２の記憶は同時になされる（第３図Ｂ）〜（Ｊ）
参照）。レジスタ乙のデータＤＡＴＡ／はドライバｇを
介して送出され、同時にレジスタフのデータＤＡＴＡ、
２はドライバ９を介して送出されて、元の形態の７６ビ
ツトの連結Ｙ−タに再構成される。
上述のコントロール回路ケは、一般に第、２図に示すよ
うに、アドレスＡＤＤ ／およびＡＤＤ、２を判別して
セレクト信号Ｓ／またはＳ２を送出するアドレス判別回
路／ｌと、一方のセレクト信号Ｓ ／’ｉｔＪるアンド
ゲートｉ、ｙとからなり、かつセレクト信号Ｓ／はバッ
ファラッチストローブＢＳＴとして送出され、アントゲ
−１・／３の出力はレジスタラッチストローブＲ８Ｔと
して送出される（第３図の）〜（Ｇ）参照）。
うに、アドレスＡＤＤ ／およびＡＤＤ、２を判別して
セレクト信号Ｓ／またはＳ２を送出するアドレス判別回
路／ｌと、一方のセレクト信号Ｓ ／’ｉｔＪるアンド
ゲートｉ、ｙとからなり、かつセレクト信号Ｓ／はバッ
ファラッチストローブＢＳＴとして送出され、アントゲ
−１・／３の出力はレジスタラッチストローブＲ８Ｔと
して送出される（第３図の）〜（Ｇ）参照）。
従って、第３図（Ａ）〜（Ｊ）に示すように、信号％Ｗ
Ｔの立ち下がりとアドレスＡＤＤ／に応じてアドレス判
別回路／ｌからセレクト信号Ｓ／が送出され、このセレ
クト信号Ｓ／はラッチストローブＢＳＴとしてバッファ
Ｓに供給されると同時に、フリップ７０ツブ／ＵのＪ端
子に入力してフリップ出力ＡをＨレベルにする。次に、
アドレスＡＤＤλを受信すると、信号＋ＷＴの立ち下が
りに応じてアドレス判別回路／／からセレクト信号Ｓコ
が送出され、このセレクト信号Ｓ、２はアンドゲート１
．７に供給されて、アンドゲート１３の出力であるレジ
スタラッチストローブＲ８ＴＥＨ（ハイ）レベルにする
と共に、そのゲート出力によりフリップ７０ツブ／コの
出力ＡＢＬ（ｔｌ−）レベルに変えることができる。
Ｔの立ち下がりとアドレスＡＤＤ／に応じてアドレス判
別回路／ｌからセレクト信号Ｓ／が送出され、このセレ
クト信号Ｓ／はラッチストローブＢＳＴとしてバッファ
Ｓに供給されると同時に、フリップ７０ツブ／ＵのＪ端
子に入力してフリップ出力ＡをＨレベルにする。次に、
アドレスＡＤＤλを受信すると、信号＋ＷＴの立ち下が
りに応じてアドレス判別回路／／からセレクト信号Ｓコ
が送出され、このセレクト信号Ｓ、２はアンドゲート１
．７に供給されて、アンドゲート１３の出力であるレジ
スタラッチストローブＲ８ＴＥＨ（ハイ）レベルにする
と共に、そのゲート出力によりフリップ７０ツブ／コの
出力ＡＢＬ（ｔｌ−）レベルに変えることができる。
一方、ハスｌ上に送出されるアドレスＡＤＤ ／および
ＡＤＤ、２とデータＤＡＴＡ／およびＤＡＴＡ−の出力
順が連続せずに異常になったときには、一般にデータの
送り側で故障や誤動作等の異常事態が発生したものと考
えられるから、このような転送データＤＡＴＡ ／およ
びＤＡＴＡ、２は不良データとして１受は付けずに捨て
る必要がある。しかしながら、上述の様に従来回路では
、このような出力順の異常状態の対策を設けていないた
め、例えばアドレスＡＤＤ／とデータＤＡＴＡ／に続い
てアドレスＡＤＤコとデータＤＡＴＡ、２とがバスｌ上
に連続して送出されない場合、すなわちアドレスＡＤＤ
／とデータＤＡＴＡＩの出力と、アドレスＡＤＤ２と
データＤＡＴＡ２の出力の間に他のデータ転送動作が入
った様な場合でも、それらのデータＤＡＴＡ／およびＤ
ＡＴＡ２を正常データとして受は付けてしまうという不
都合があった。
ＡＤＤ、２とデータＤＡＴＡ／およびＤＡＴＡ−の出力
順が連続せずに異常になったときには、一般にデータの
送り側で故障や誤動作等の異常事態が発生したものと考
えられるから、このような転送データＤＡＴＡ ／およ
びＤＡＴＡ、２は不良データとして１受は付けずに捨て
る必要がある。しかしながら、上述の様に従来回路では
、このような出力順の異常状態の対策を設けていないた
め、例えばアドレスＡＤＤ／とデータＤＡＴＡ／に続い
てアドレスＡＤＤコとデータＤＡＴＡ、２とがバスｌ上
に連続して送出されない場合、すなわちアドレスＡＤＤ
／とデータＤＡＴＡＩの出力と、アドレスＡＤＤ２と
データＤＡＴＡ２の出力の間に他のデータ転送動作が入
った様な場合でも、それらのデータＤＡＴＡ／およびＤ
ＡＴＡ２を正常データとして受は付けてしまうという不
都合があった。
本発明の目的は、上述した欠点を除来し、連結すべき転
送データの間に他のデータがバスに送出されたときには
、先のデータを正常に処理したことを示すフリップ出力
をクリアすることにより該当する転送データを取り捨て
、それにより連結データの転送の際のデータの信頼度を
向上できるよウニシたマイコン応用回路における連結デ
ータの保証方式を提供することにある。
送データの間に他のデータがバスに送出されたときには
、先のデータを正常に処理したことを示すフリップ出力
をクリアすることにより該当する転送データを取り捨て
、それにより連結データの転送の際のデータの信頼度を
向上できるよウニシたマイコン応用回路における連結デ
ータの保証方式を提供することにある。
すなわち、本発明は１回のバスアクセスでｎビットのデ
ータを転送できるバス上に、ｎ 十／ビット以上の連結
データをｎビットまたはそれ以下の分割データに分けて
複数回で転送し、前記分割データをフリップ７０ツブの
出力を用いて該データの受は側で元の形態の連結データ
に再構成する回、 路において、前記分割データ間に他
のデータが前記バス上に送出されたときには、前記能の
データの受信に応じて前記フリップ７０ツブの出力をク
リアして前記分割データの再構成を取り止めるようにし
たことを特徴とするものである。
ータを転送できるバス上に、ｎ 十／ビット以上の連結
データをｎビットまたはそれ以下の分割データに分けて
複数回で転送し、前記分割データをフリップ７０ツブの
出力を用いて該データの受は側で元の形態の連結データ
に再構成する回、 路において、前記分割データ間に他
のデータが前記バス上に送出されたときには、前記能の
データの受信に応じて前記フリップ７０ツブの出力をク
リアして前記分割データの再構成を取り止めるようにし
たことを特徴とするものである。
以下、図面を参照して本発明の詳細な説明する。
第７図は本発明を適用したコントロール回路の構成の一
例を示し、ここで、２／は反転入力端子を有するアンド
ゲート、２．２はそのアントゲ−トコ／の出力を入力す
るオアゲートであり、本コントロール回路ｑ′は両ゲー
トユｌおよび二からなる１点鎖線で示す回路部分を第２
図の従来回路ダに追加して構成したものである。また、
その他の構成は第１図に示す従来例と同様なのでその詳
細な説明は省略する。
例を示し、ここで、２／は反転入力端子を有するアンド
ゲート、２．２はそのアントゲ−トコ／の出力を入力す
るオアゲートであり、本コントロール回路ｑ′は両ゲー
トユｌおよび二からなる１点鎖線で示す回路部分を第２
図の従来回路ダに追加して構成したものである。また、
その他の構成は第１図に示す従来例と同様なのでその詳
細な説明は省略する。
アントゲ−トコ／の反転入力端子にはセレクト信号８．
２と信号−ＸＷＴとが供給され、他の入力端子には７リ
ツプ出力Ａが供給される。オアゲートｎの入力端子には
アンドゲートコノの出力とアンドゲート／３の出力が供
給され、その論理和演算の結果がその出力端子から７リ
ツプ７０ツブ／ｊのＣＲ４子に供給されて、７リツブフ
ロツプ／２ｆＬレベルにクリアＴる。よって、最初のア
ドレスＡＤＤ ／とデータＤＡＴＡ／の受信によりフリ
ップ出力ＡがＨレベルに保守された後に、信号＋ＷＴが
立ち下がればセレクト信号Ｓ２が発生しなくても、アン
トゲ−トコｌの出力はＨレベルとなり、オアゲートｎ上
介シてフリップフロップ／２の出力ＡｉＬレベルにする
ことができる。一方、７リツプ出力ＡがＨレベルのとき
にセレクト信号Ｓ２が発生子ればアンドゲート／３の出
力がＨレベルとなるから、アンドゲート、２／の出力レ
ベルのいかんに拘わらず、オアゲート２２を介して７リ
ツプフＵツブ／ｌの出力ＡをＬレベルにすることができ
る。
２と信号−ＸＷＴとが供給され、他の入力端子には７リ
ツプ出力Ａが供給される。オアゲートｎの入力端子には
アンドゲートコノの出力とアンドゲート／３の出力が供
給され、その論理和演算の結果がその出力端子から７リ
ツプ７０ツブ／ｊのＣＲ４子に供給されて、７リツブフ
ロツプ／２ｆＬレベルにクリアＴる。よって、最初のア
ドレスＡＤＤ ／とデータＤＡＴＡ／の受信によりフリ
ップ出力ＡがＨレベルに保守された後に、信号＋ＷＴが
立ち下がればセレクト信号Ｓ２が発生しなくても、アン
トゲ−トコｌの出力はＨレベルとなり、オアゲートｎ上
介シてフリップフロップ／２の出力ＡｉＬレベルにする
ことができる。一方、７リツプ出力ＡがＨレベルのとき
にセレクト信号Ｓ２が発生子ればアンドゲート／３の出
力がＨレベルとなるから、アンドゲート、２／の出力レ
ベルのいかんに拘わらず、オアゲート２２を介して７リ
ツプフＵツブ／ｌの出力ＡをＬレベルにすることができ
る。
従って、先頭のアドレスＡＤＤ ／とデータＤＡＴＡ／
に次のアドレスＡＤＩＩとデータＤＡＴＩとが連続して
バスｌ（第１図参照）上に送出される様な正常の動作の
場合では、第３図（Ａ）〜（Ｊ）に示す様な従来例の場
合と同様に処理され、元の連結データの形態に再構成さ
れる。その際、アンドゲート、２／の出力とオアゲート
二の出力が両ストローブＢＳＴおよびＲ８Ｔに影響を与
えないことは明らかである。
に次のアドレスＡＤＩＩとデータＤＡＴＩとが連続して
バスｌ（第１図参照）上に送出される様な正常の動作の
場合では、第３図（Ａ）〜（Ｊ）に示す様な従来例の場
合と同様に処理され、元の連結データの形態に再構成さ
れる。その際、アンドゲート、２／の出力とオアゲート
二の出力が両ストローブＢＳＴおよびＲ８Ｔに影響を与
えないことは明らかである。
一方、アドレスＡＤＤ ／とデータＤＡＴＡ／に対して
アドレスＡＤＤ、２とデータＤＡＴＡ、２のバスｌへの
出力順が連続でなくなった異常の場合には、第３図（Ａ
）〜（Ｊ）に示Ｔ様な動作となり、レジスタラッチスト
ローブＲ８Ｔが生起せず両レジスタ６および？（第１図
参照）にデータＤＡＴＡ／およびＤＡＴＡ、２が記憶さ
れないこととなる。すなわち、アドレスＡＤＤ／とデー
タＤＡＴＡ／のバスｌへの送出後に、無関係のアドレス
ＡＤＤＸとデータＤＡＴＡＸとがバスｌへ送出されると
、セレクト信号Ｓコは発生せずに信号＋ＷＴのみ立ち下
がるから、前述の様に７リツプ出力ＡはＬレベルとなり
、次にアドレスＡＤＤ２とデータＤＡＴＡ２とがバス／
上に送出されたとしても、レジスタラッチストローブＲ
８Ｔは生起せず、それらのデータＤＡＴＡ／およびＤＡ
ＴＡＪは無視される。
アドレスＡＤＤ、２とデータＤＡＴＡ、２のバスｌへの
出力順が連続でなくなった異常の場合には、第３図（Ａ
）〜（Ｊ）に示Ｔ様な動作となり、レジスタラッチスト
ローブＲ８Ｔが生起せず両レジスタ６および？（第１図
参照）にデータＤＡＴＡ／およびＤＡＴＡ、２が記憶さ
れないこととなる。すなわち、アドレスＡＤＤ／とデー
タＤＡＴＡ／のバスｌへの送出後に、無関係のアドレス
ＡＤＤＸとデータＤＡＴＡＸとがバスｌへ送出されると
、セレクト信号Ｓコは発生せずに信号＋ＷＴのみ立ち下
がるから、前述の様に７リツプ出力ＡはＬレベルとなり
、次にアドレスＡＤＤ２とデータＤＡＴＡ２とがバス／
上に送出されたとしても、レジスタラッチストローブＲ
８Ｔは生起せず、それらのデータＤＡＴＡ／およびＤＡ
ＴＡＪは無視される。
この様に、本実施例によれば、バス／上にアドレスＡＤ
Ｄ／とデータＤＡＴＡ／ ％アドレスＡＤＤ、２とデー
タＤＡＴＡＪとが連続して送出されたときにのみ、連結
データとして受は付けられ、その他の場合は無視して捨
てられる。なお、上述のＡＤＤＸおよびＤＡＴＡＸはＡ
ＤＤＪおよびＤＡＴＡλ以外の全てのアドレスおよびデ
ータを示すものとする。
Ｄ／とデータＤＡＴＡ／ ％アドレスＡＤＤ、２とデー
タＤＡＴＡＪとが連続して送出されたときにのみ、連結
データとして受は付けられ、その他の場合は無視して捨
てられる。なお、上述のＡＤＤＸおよびＤＡＴＡＸはＡ
ＤＤＪおよびＤＡＴＡλ以外の全てのアドレスおよびデ
ータを示すものとする。
以上説明したように、本発明によれば、連結すべき転送
データの間に他のデータがバスに送出されたことを検知
して、該当の転送データを受は付けないようにしたので
、異常発生時の転送データの受は付けを拒否することが
でき、それにより連結データの転送の際のデータの信頼
度を向上させ、ることができる。また、本発明は従来回
路に追加するだけで得られる簡潔な構成であるので、廉
価に提供できる。
データの間に他のデータがバスに送出されたことを検知
して、該当の転送データを受は付けないようにしたので
、異常発生時の転送データの受は付けを拒否することが
でき、それにより連結データの転送の際のデータの信頼
度を向上させ、ることができる。また、本発明は従来回
路に追加するだけで得られる簡潔な構成であるので、廉
価に提供できる。
なお、本発明を適用した回路は、レジスタへの連続した
コ度巻きによってコマンドを受は付ける方式のコマンド
レジスタ等の回路において、連続した書き込みであるか
否かの検定な行う検定回路としても好適である。
コ度巻きによってコマンドを受は付ける方式のコマンド
レジスタ等の回路において、連続した書き込みであるか
否かの検定な行う検定回路としても好適である。
第１図は従来回路の構成例を示すブロック図、第、２図
は第１図のコントロール回路の構成例を示すブロック図
、第３図（Ａ）〜（Ｊ）は第１図および第一図の動作例
を示すタイムチャート、第１Ｉ図は本発明を適用したコ
ントロール回路の構成例【示すブロック図、第Ｓ図（４
）〜（Ｊ）は第１Ｉ図の動作例を示すタイムチャートで
ある。 ／・・・バス、 ２．３…レシーバ、 グ、′Ｉ・・・コントロール回路、 ５・・・バッファ、 ６、り・・・レジスタ、 ｔ、ヂ・・・ドライバ、 ／／・・・アドレス判別回路、 ／、２・・・フリップフロップ、 ／３・・・アンドゲート、 ２ノ・・・アンドゲート１ ．２．２・・・オアゲート、 Ｓ／、Ｓコ・・・セレクト信号、 Ａ・・・フリップ出力、 ＢＳＴ・・・バッファラッチスト誼−プ、ＢＳＴ・・・
レジスタラッチスト四−ブ、黄ＷＴ・・・ＷＴ倍信号 特許出願人 富士電機製造株式会社 同 出願人 富士ファコム制御株式会社第１図 第２図 第３図 第４図 ４′ Ｌ
Ｊ第５図
は第１図のコントロール回路の構成例を示すブロック図
、第３図（Ａ）〜（Ｊ）は第１図および第一図の動作例
を示すタイムチャート、第１Ｉ図は本発明を適用したコ
ントロール回路の構成例【示すブロック図、第Ｓ図（４
）〜（Ｊ）は第１Ｉ図の動作例を示すタイムチャートで
ある。 ／・・・バス、 ２．３…レシーバ、 グ、′Ｉ・・・コントロール回路、 ５・・・バッファ、 ６、り・・・レジスタ、 ｔ、ヂ・・・ドライバ、 ／／・・・アドレス判別回路、 ／、２・・・フリップフロップ、 ／３・・・アンドゲート、 ２ノ・・・アンドゲート１ ．２．２・・・オアゲート、 Ｓ／、Ｓコ・・・セレクト信号、 Ａ・・・フリップ出力、 ＢＳＴ・・・バッファラッチスト誼−プ、ＢＳＴ・・・
レジスタラッチスト四−ブ、黄ＷＴ・・・ＷＴ倍信号 特許出願人 富士電機製造株式会社 同 出願人 富士ファコム制御株式会社第１図 第２図 第３図 第４図 ４′ Ｌ
Ｊ第５図
Claims (1)
- １回のバスアクセスでｎビットのデータを転送できるバ
ス上に、ｎ＋ｌビット以上の連結データをｎビットまた
はそれ以下の分割データに分けて複数回で転送し、前記
分割データを７リツプフロツプの出力を用いて該データ
の受は側で元の形態の連結データに再構成する回路にお
いて、前記分割データ間に他のデータが前記バス上に送
出されたときには、前記能のデータの受信に応じて前記
フリップフロップの出力をクリアして前記分割データの
再構成を取り止めるようにしたことを特徴とする連結デ
ータの保証方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19776482A JPS5987528A (ja) | 1982-11-12 | 1982-11-12 | 連結デ−タの保証方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19776482A JPS5987528A (ja) | 1982-11-12 | 1982-11-12 | 連結デ−タの保証方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5987528A true JPS5987528A (ja) | 1984-05-21 |
Family
ID=16379958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19776482A Pending JPS5987528A (ja) | 1982-11-12 | 1982-11-12 | 連結デ−タの保証方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987528A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61138333A (ja) * | 1984-12-10 | 1986-06-25 | Nec Corp | 演算モジユ−ル |
| JPH02254557A (ja) * | 1989-03-29 | 1990-10-15 | Hitachi Ltd | 通信制御処理装置 |
-
1982
- 1982-11-12 JP JP19776482A patent/JPS5987528A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61138333A (ja) * | 1984-12-10 | 1986-06-25 | Nec Corp | 演算モジユ−ル |
| JPH02254557A (ja) * | 1989-03-29 | 1990-10-15 | Hitachi Ltd | 通信制御処理装置 |
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