JPH0782469B2 - 通信制御処理装置 - Google Patents
通信制御処理装置Info
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- JPH0782469B2 JPH0782469B2 JP1075130A JP7513089A JPH0782469B2 JP H0782469 B2 JPH0782469 B2 JP H0782469B2 JP 1075130 A JP1075130 A JP 1075130A JP 7513089 A JP7513089 A JP 7513089A JP H0782469 B2 JPH0782469 B2 JP H0782469B2
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- bus
- data
- memory write
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数バイト幅データのプロセッサとメモリ、及
び１バイト幅データの通信制御LSIより成る通信制御処
理装置における効率良いシステム構成に関する。
び１バイト幅データの通信制御LSIより成る通信制御処
理装置における効率良いシステム構成に関する。
従来、通信制御LSIを用いた通信制御処理装置は、特開
昭62−269539号公報または特開昭63−117538号公報に記
載のように、一般にバイト幅データのプロセッサとメモ
リと通信制御LSIとがバス接続された構成をとってい
た。
昭62−269539号公報または特開昭63−117538号公報に記
載のように、一般にバイト幅データのプロセッサとメモ
リと通信制御LSIとがバス接続された構成をとってい
た。
通信回線へのデータ送信を行なう場合、プロセッサはメ
モリ上のデータバッファ送信データを準備し、通信制御
LSIに対して上記データバッファの先頭アドレスとデー
タバイト数を設定し、送信指示を行なう。これにより通
信制御LSIは、メモリ上の送信データを１バイトずつ順
次読出してきてビットシリアルデータに変換し通信回線
へ送出する。設定されたデータバイト数分だけのデータ
の送信が完了すると、通信制御LSIはプロセッサに対し
て割込みを発生させる。割込みによりプロセッサはデー
タ送信完了を知ることができ、次のデータの送信処理へ
と移る。
モリ上のデータバッファ送信データを準備し、通信制御
LSIに対して上記データバッファの先頭アドレスとデー
タバイト数を設定し、送信指示を行なう。これにより通
信制御LSIは、メモリ上の送信データを１バイトずつ順
次読出してきてビットシリアルデータに変換し通信回線
へ送出する。設定されたデータバイト数分だけのデータ
の送信が完了すると、通信制御LSIはプロセッサに対し
て割込みを発生させる。割込みによりプロセッサはデー
タ送信完了を知ることができ、次のデータの送信処理へ
と移る。
通信回線からのデータ受信を行なう場合、プロセッサは
あらかじめ通信制御LSIに対して受信データを格納すべ
きメモリ上のデータバッファの先頭アドレスとバッフア
バイト数を設定し、受信指示を行なう。これにより、通
信制御LSIは、通信回線から受信したビットシリアルデ
ータを１バイトずつに組立てメモリ上のデータバッファ
へ順次書込んでいく。設定されたバッファバイト数分だ
けの受信データをメモリに書込むと、通信制御LSIはプ
ロセッサに対して割込みを発生させる。割込みを契機に
プロセッサは、メモリ上の別のデータバッファの先頭ア
ドレスとバッファバイト数を通信制御LSIに設定する。
これにより通信制御LSIは、すでにメモリに書込んだ受
信データの続きを新たに設定されたデータバッファに１
バイトずつ順次書込んでいく。通信制御LSIが伝送制御
手順上のフレーム終結パターンを検出すると、プロセッ
サに対して割込みを発生させる。
あらかじめ通信制御LSIに対して受信データを格納すべ
きメモリ上のデータバッファの先頭アドレスとバッフア
バイト数を設定し、受信指示を行なう。これにより、通
信制御LSIは、通信回線から受信したビットシリアルデ
ータを１バイトずつに組立てメモリ上のデータバッファ
へ順次書込んでいく。設定されたバッファバイト数分だ
けの受信データをメモリに書込むと、通信制御LSIはプ
ロセッサに対して割込みを発生させる。割込みを契機に
プロセッサは、メモリ上の別のデータバッファの先頭ア
ドレスとバッファバイト数を通信制御LSIに設定する。
これにより通信制御LSIは、すでにメモリに書込んだ受
信データの続きを新たに設定されたデータバッファに１
バイトずつ順次書込んでいく。通信制御LSIが伝送制御
手順上のフレーム終結パターンを検出すると、プロセッ
サに対して割込みを発生させる。
割込みによりプロセッサは１フレーム分のデータ受信を
知ることができ、当該フレームに関する処理を行なう。
知ることができ、当該フレームに関する処理を行なう。
以上示したように、従来技術においては、通信制御LSI
とメモリとの間のデータ転送は１バイトずつ順次行なう
ものであった。
とメモリとの間のデータ転送は１バイトずつ順次行なう
ものであった。
上記従来技術は、プロセッサとメモリのデータバス幅が
２バイト以上で、通信制御LSIのデータバス幅が１バイ
トの場合について配慮されておらず、高速回線収容時に
性能が上がらないという問題があった。つまり、高速回
線収容のためにはプロセッサに高い処理能力が要求され
るため、一般にデータバス幅が16ビット（２バイト）あ
るいは32ビット（４バイト）のプロセッサガ使用され、
メモリのデータ幅もプロセッサと同じく、２バイトある
いは４バイトとなる。しかしながら、２バイトあるいは
４バイト幅のメモリであっても、通信制御LSIからは１
バイトずつでしかアクセスできないため、メモリのアク
セス頻度は高い。メモリ及びバスの使用率が高いと、プ
ロセッサあるいは通信制御LSIからのメモリアクセス待
ち時間が長くなり、プロセッサの性能が上がらず、ま
た、通信制御LSIで受信したデータがオーバランとなっ
てしまうことがある。
２バイト以上で、通信制御LSIのデータバス幅が１バイ
トの場合について配慮されておらず、高速回線収容時に
性能が上がらないという問題があった。つまり、高速回
線収容のためにはプロセッサに高い処理能力が要求され
るため、一般にデータバス幅が16ビット（２バイト）あ
るいは32ビット（４バイト）のプロセッサガ使用され、
メモリのデータ幅もプロセッサと同じく、２バイトある
いは４バイトとなる。しかしながら、２バイトあるいは
４バイト幅のメモリであっても、通信制御LSIからは１
バイトずつでしかアクセスできないため、メモリのアク
セス頻度は高い。メモリ及びバスの使用率が高いと、プ
ロセッサあるいは通信制御LSIからのメモリアクセス待
ち時間が長くなり、プロセッサの性能が上がらず、ま
た、通信制御LSIで受信したデータがオーバランとなっ
てしまうことがある。
本発明の目的は、複数バイト幅データのプロセッサとメ
モリ並びに１バイト幅データの通信制御LSIより成る通
信制御処理装置において、通信回線とのデータ送受信時
の通信制御LSIとメモリとの間のデータ転送に際して、
プロセッサの処理負荷を増やすことなく、メモリ及びバ
スの使用率を低く抑え性能を確保することにある。
モリ並びに１バイト幅データの通信制御LSIより成る通
信制御処理装置において、通信回線とのデータ送受信時
の通信制御LSIとメモリとの間のデータ転送に際して、
プロセッサの処理負荷を増やすことなく、メモリ及びバ
スの使用率を低く抑え性能を確保することにある。
上記目的を達成するために、プロセッサとメモリを複数
バイト幅データの共通バスに接続し、通信制御LSIを１
バイト幅データのローカルバスに接続し、共通バスとロ
ーカルバスをバス変換部で接続し、バス変換部に下記機
能を持たせたものである。
バイト幅データの共通バスに接続し、通信制御LSIを１
バイト幅データのローカルバスに接続し、共通バスとロ
ーカルバスをバス変換部で接続し、バス変換部に下記機
能を持たせたものである。
バス変換部の機能は （１） 通信制御LSIからの複数回の１バイト毎メモリ
アクセス要求に対し、共通バスを介した１回の複数バイ
トメモリアクセス動作を行なう。というものである。
アクセス要求に対し、共通バスを介した１回の複数バイ
トメモリアクセス動作を行なう。というものである。
上記（１）に示すバス変換部の機能を持たせるには、 （２） バス変換部は、通信制御LSIからの複数の１バ
イトメモリライト要求のアドレスとデータを登録する手
段を備え、通信制御LSIからの１バイト毎メモリライト
要求に対し、 （ａ）既登録情報が無い場合あるいは要求アドレスが既
登録アドレスと連続しかつ両者のアドレスが共通バスを
介した１回のメモリライト動作で可能なアドレス範囲に
ある場合には、要求を登録し、 （ｂ）要求アドレスが既登録アドレスと連続しない場合
あるいは連続するが両者のアドレスが共通バスを介した
１回のメモイライト動作で可能なアドレス範囲でない場
合には、既登録の複数の１バイトメモリライト要求を共
通バスを介した１回の複数バイトメモリライト動作で行
ない、既登録情報を消去し、今回の要求を登録する。
イトメモリライト要求のアドレスとデータを登録する手
段を備え、通信制御LSIからの１バイト毎メモリライト
要求に対し、 （ａ）既登録情報が無い場合あるいは要求アドレスが既
登録アドレスと連続しかつ両者のアドレスが共通バスを
介した１回のメモリライト動作で可能なアドレス範囲に
ある場合には、要求を登録し、 （ｂ）要求アドレスが既登録アドレスと連続しない場合
あるいは連続するが両者のアドレスが共通バスを介した
１回のメモイライト動作で可能なアドレス範囲でない場
合には、既登録の複数の１バイトメモリライト要求を共
通バスを介した１回の複数バイトメモリライト動作で行
ない、既登録情報を消去し、今回の要求を登録する。
（３） 上記（２）において要求アドレスがある特定の
アドレス範囲にある場合には、受信データ終了と判断し
既登録の複数の１バイトメモリライト要求を共通バスを
介した１回の複数バイトメモリライト動作で行ない、既
登録情報を消去し、今回の要求のメモリライト動作を行
なう。
アドレス範囲にある場合には、受信データ終了と判断し
既登録の複数の１バイトメモリライト要求を共通バスを
介した１回の複数バイトメモリライト動作で行ない、既
登録情報を消去し、今回の要求のメモリライト動作を行
なう。
あるいは、 （４） 上記（２）において要求データが受信データの
１ブロックの最終バイトであることを示すパターンであ
ることを検出した場合には、既登録の複数の１バイトメ
モリライト要求を共通バスを介した１回の複数バイトメ
モリライト動作で行ない、既登録情報を消去し、今回の
要求のメモリライト動作を行なう。
１ブロックの最終バイトであることを示すパターンであ
ることを検出した場合には、既登録の複数の１バイトメ
モリライト要求を共通バスを介した１回の複数バイトメ
モリライト動作で行ない、既登録情報を消去し、今回の
要求のメモリライト動作を行なう。
〔作用〕 バス変換部が上記（１）のように動作することによっ
て、共通バスを介したメモリアクセス動作の発生頻度が
あり、メモリ及び共通バスの使用率が下がる。メモリ及
び共通バスの使用率が低ければ、プロセッサからのメモ
リアクセス待ち時間が短くなり、プロセッサの性能が確
保される。
て、共通バスを介したメモリアクセス動作の発生頻度が
あり、メモリ及び共通バスの使用率が下がる。メモリ及
び共通バスの使用率が低ければ、プロセッサからのメモ
リアクセス待ち時間が短くなり、プロセッサの性能が確
保される。
通信回線からのデータ通信の場合の通信制御LSIからメ
モリへの１ブロック分のデータ転送を考える。通信制御
LSIからの１バイト毎のメモリライト要求は、前記バス
変換部の動作（２）−（ａ）のようにして、複数バイト
分バス変換部に登録される。登録データが共通バスを介
した１回のメモリライト動作で行なえる分よりも多くな
ると、前記バス変換部の動作（２）−（ｂ）のようにし
て既登録の複数バイトデータをメモリに書込む。このよ
うな手順をくり返すことにより１ブロック分のデータ転
送が行なわれる。ここで、ブロックの最後何バイトかが
バス変換部に登録されメモリに書込まれずに残ってしま
うケースがある。ブロックの最後における登録データの
メモリへのはき出しのために下記３つの方法がある。
モリへの１ブロック分のデータ転送を考える。通信制御
LSIからの１バイト毎のメモリライト要求は、前記バス
変換部の動作（２）−（ａ）のようにして、複数バイト
分バス変換部に登録される。登録データが共通バスを介
した１回のメモリライト動作で行なえる分よりも多くな
ると、前記バス変換部の動作（２）−（ｂ）のようにし
て既登録の複数バイトデータをメモリに書込む。このよ
うな手順をくり返すことにより１ブロック分のデータ転
送が行なわれる。ここで、ブロックの最後何バイトかが
バス変換部に登録されメモリに書込まれずに残ってしま
うケースがある。ブロックの最後における登録データの
メモリへのはき出しのために下記３つの方法がある。
（ｉ）ある種の通信制御LSIによれば、ブロックの最終
データのメモリライト要求のさらに次のメモリライト要
求は当該ブロックの受信ステータス情報をメモリの特定
のアドレス領域に書込むためのものである。この場合、
上記バス変換部の動作（３）のようにして、特定のアド
レス領域へのメモリライト要求をきっかけとして、登録
データのメモリへのはき出しを行なう。
データのメモリライト要求のさらに次のメモリライト要
求は当該ブロックの受信ステータス情報をメモリの特定
のアドレス領域に書込むためのものである。この場合、
上記バス変換部の動作（３）のようにして、特定のアド
レス領域へのメモリライト要求をきっかけとして、登録
データのメモリへのはき出しを行なう。
（ii）伝送制御手順によっては、ブロックの最終データ
がある特定パターンであると決まっている。この場合、
前記バス変換部の動作（４）のようにして、特定のデー
タパターンのメモリライト要求をきっかけとして、登録
データのメモリへのはき出しを行なう。
がある特定パターンであると決まっている。この場合、
前記バス変換部の動作（４）のようにして、特定のデー
タパターンのメモリライト要求をきっかけとして、登録
データのメモリへのはき出しを行なう。
以上、バス変換器が前記（２），（３），（４）のよう
に動作することにより、通信回線からのデータ受信の場
合の通信制御LSIからメモリへのデータ転送において、
プロセッサの処理負荷を増やすことなく、メモリ及び共
通バスの使用率を低く抑えることが可能である。
に動作することにより、通信回線からのデータ受信の場
合の通信制御LSIからメモリへのデータ転送において、
プロセッサの処理負荷を増やすことなく、メモリ及び共
通バスの使用率を低く抑えることが可能である。
以下、本発明の一実施例について図面を用いて説明す
る。
る。
第１図は本発明の一実施例である通信制御処理装置のブ
ロック図である。プロセッサ１とメモリ２と上位インタ
フェースにつながる上位インタフェース制御部３は共通
バス10に接続されている。また、通信回線13a〜13nを収
容する通信制御LSI5a〜5nはローカルバス11に接続され
ている。さらに、共通バス10とローカルバス11とはバス
変換部４を介して接続されている。
ロック図である。プロセッサ１とメモリ２と上位インタ
フェースにつながる上位インタフェース制御部３は共通
バス10に接続されている。また、通信回線13a〜13nを収
容する通信制御LSI5a〜5nはローカルバス11に接続され
ている。さらに、共通バス10とローカルバス11とはバス
変換部４を介して接続されている。
ここで、共通バス10のデータバスは２バイト幅であり、
ローカルバス11のデータバスは１バイト幅である。ま
た、通信制御LSI5a〜5nは直接メモリアクセス（DMA）機
能を備えており、通信制御LSIからバス変換部４に対し
てメモリアクセス要求を出すことにより、バス変換部４
は共通バス10を介したメモリアクセス動作を行なう。ま
た、プロセッサ１から共通バス10,バス変換部４及びロ
ーカルバス11を介して通信制御LSI15内のレジスタに各
種設定を行なうことにより通信制御LSI5の動作制御が可
能であり、逆に、通信制御LSI5内のレジスタを読出すこ
とにより通信制御LSI5の状態を知ることが可能である。
さらに、通信制御LSI5が１ブロックのデータ送信完了
等、ある特定の状態を検出すると、ローカルバス11,バ
ス変換器４及び共通バス10を介してプロセッサ１に割込
みを発生させることもできる。
ローカルバス11のデータバスは１バイト幅である。ま
た、通信制御LSI5a〜5nは直接メモリアクセス（DMA）機
能を備えており、通信制御LSIからバス変換部４に対し
てメモリアクセス要求を出すことにより、バス変換部４
は共通バス10を介したメモリアクセス動作を行なう。ま
た、プロセッサ１から共通バス10,バス変換部４及びロ
ーカルバス11を介して通信制御LSI15内のレジスタに各
種設定を行なうことにより通信制御LSI5の動作制御が可
能であり、逆に、通信制御LSI5内のレジスタを読出すこ
とにより通信制御LSI5の状態を知ることが可能である。
さらに、通信制御LSI5が１ブロックのデータ送信完了
等、ある特定の状態を検出すると、ローカルバス11,バ
ス変換器４及び共通バス10を介してプロセッサ１に割込
みを発生させることもできる。
第２図は、第１図に示すバス変換部４の内部構成であ
る。WADR30,RADR31は各々、通信制御LSI5からのメモリ
ライト及びリード要求のアドレスの最下位１ビットを除
く部分を登録するためのレジスタである。CMP32及びCMP
33は各々、WADR30及びRADR31の内容と通信制御LSI5から
のメモリアクセス要求アドレスの最下位ビットを除く部
分とを比較して一致するかどうかを検出する回路であ
る。
る。WADR30,RADR31は各々、通信制御LSI5からのメモリ
ライト及びリード要求のアドレスの最下位１ビットを除
く部分を登録するためのレジスタである。CMP32及びCMP
33は各々、WADR30及びRADR31の内容と通信制御LSI5から
のメモリアクセス要求アドレスの最下位ビットを除く部
分とを比較して一致するかどうかを検出する回路であ
る。
WD0（40）及びWD1（41）は通信制御LSI5からのメモリラ
イト要求データを登録するためのレジスタであり、要求
アドレスが偶数（最下位ビットが“0"）の場合には要求
データをWD0（40）に登録し、要求アドレス奇数（最下
位ビットが“1"）の場合には要求データをWD1（41）に
登録する。また、WD0（40）あるいはWD1（41）への登録
有無を示すフラグとしてWFLG0（62）及びWFLG1（63）が
バス変換制御回路20の中にある。つまり、WD0（あるい
はWD1）にデータが登録されている場合には、WFLG0（あ
るいはWFLG1）は“1"であり、データが登録されていな
い場合には“0"である。
イト要求データを登録するためのレジスタであり、要求
アドレスが偶数（最下位ビットが“0"）の場合には要求
データをWD0（40）に登録し、要求アドレス奇数（最下
位ビットが“1"）の場合には要求データをWD1（41）に
登録する。また、WD0（40）あるいはWD1（41）への登録
有無を示すフラグとしてWFLG0（62）及びWFLG1（63）が
バス変換制御回路20の中にある。つまり、WD0（あるい
はWD1）にデータが登録されている場合には、WFLG0（あ
るいはWFLG1）は“1"であり、データが登録されていな
い場合には“0"である。
RD0（50）,RD1（51）は共通バス10を介して読出したデ
ータを登録するためのレジスタである。共通バスを介し
た１回のメモリリード動作で連続するアドレスの２バイ
トのデータが読出されるが、その中の偶数アドレスに対
応するデータをRD0（50）に登録し、奇数アドレスに対
応するデータをRD1（51）に登録する。また、RD0（50）
及びRD1（51）への登録有無を示すフラグとしてRFLG64
がバス変換制御回路20の中にある。つまり、RD0（50）
及びRD1（51）にデータが登録されている場合には、RFL
G64は“1"であり、両レジスタにデータが登録されてい
ない場合には、RFLG64は“0"である。
ータを登録するためのレジスタである。共通バスを介し
た１回のメモリリード動作で連続するアドレスの２バイ
トのデータが読出されるが、その中の偶数アドレスに対
応するデータをRD0（50）に登録し、奇数アドレスに対
応するデータをRD1（51）に登録する。また、RD0（50）
及びRD1（51）への登録有無を示すフラグとしてRFLG64
がバス変換制御回路20の中にある。つまり、RD0（50）
及びRD1（51）にデータが登録されている場合には、RFL
G64は“1"であり、両レジスタにデータが登録されてい
ない場合には、RFLG64は“0"である。
共通バス10は、双方向のアドレスバス10a,データバス10
b0,10b1及びコントロールバス10cより成る。共通バスの
動作は、共通バス制御回路21によって制御される。デー
タバス10bは２バイト幅であり、10b0は偶数アドレスに
対応するデータ、10b1は苦数アドレスに対応するデータ
の転送に利用される。
b0,10b1及びコントロールバス10cより成る。共通バスの
動作は、共通バス制御回路21によって制御される。デー
タバス10bは２バイト幅であり、10b0は偶数アドレスに
対応するデータ、10b1は苦数アドレスに対応するデータ
の転送に利用される。
ローカルバス11は、双方向のアドレスバス11a,データバ
ス11b及びコントロールバス11cより成る。ローカルバス
11の動作は、ローカルバス制御回路22によって制御され
る。
ス11b及びコントロールバス11cより成る。ローカルバス
11の動作は、ローカルバス制御回路22によって制御され
る。
SEL34は、共通バス10へ出力するアドレスを、WADR30,RA
DR31の内容あるいはローカルバス11上のアドレスのいず
れかを選択するセレクタ回路である。SEL42,SEL43は各
々、共通バス10へ出力するデータを、WD0（40）,WD1（4
1）の内容かローカルバス11上のデータかのいずれかを
選択するセレクタ回路である。SEL52,SEL53は各々、ロ
ーカルバス11へ出力するデータを、RD0（50）,RD1（5
1）の内容か共通バス10上のデータかのいずれかを選択
するセレクタ回路である。SEL54は、ローカルバス11へ
出力するデータを偶数アドレスに対応するデータか奇数
アドレスに対応するデータかを選択するセレクタ回路で
ある。
DR31の内容あるいはローカルバス11上のアドレスのいず
れかを選択するセレクタ回路である。SEL42,SEL43は各
々、共通バス10へ出力するデータを、WD0（40）,WD1（4
1）の内容かローカルバス11上のデータかのいずれかを
選択するセレクタ回路である。SEL52,SEL53は各々、ロ
ーカルバス11へ出力するデータを、RD0（50）,RD1（5
1）の内容か共通バス10上のデータかのいずれかを選択
するセレクタ回路である。SEL54は、ローカルバス11へ
出力するデータを偶数アドレスに対応するデータか奇数
アドレスに対応するデータかを選択するセレクタ回路で
ある。
上記、SEL34,42,43,52,53,54の切替えを含め、バス変換
部４全体の動作は、バス変換制御回路20によって制御さ
れる。また、バス変換制御回路20の中には、CNVMOD61と
いうバス変換部４の動作モードを決めるビットがあり、
プロセッサの命令により、“0"または“1"に設定するこ
とが可能である。
部４全体の動作は、バス変換制御回路20によって制御さ
れる。また、バス変換制御回路20の中には、CNVMOD61と
いうバス変換部４の動作モードを決めるビットがあり、
プロセッサの命令により、“0"または“1"に設定するこ
とが可能である。
プロセッサ１からバス変換部４へ出される命令は、共通
バス10のアドレスバス10aの内容をデコードすることに
よって認識できる。DEC36は、プロセッサからの命令を
解読するためのデコード回路である。DEC35は、通信制
御LSI5からのメモリアクセス要求が、ある特定のアドレ
ス範囲にあるかどうかを確認するためのデコード回路で
ある。パターン検出回路44により、通信制御LSI5からの
メモリライト要求データがある特定のパターンかどうか
を検出できる。DEC36,DEC35及びパターン検出回路44
は、３つの中のどれか１つのみ備わっておれば十分であ
る。
バス10のアドレスバス10aの内容をデコードすることに
よって認識できる。DEC36は、プロセッサからの命令を
解読するためのデコード回路である。DEC35は、通信制
御LSI5からのメモリアクセス要求が、ある特定のアドレ
ス範囲にあるかどうかを確認するためのデコード回路で
ある。パターン検出回路44により、通信制御LSI5からの
メモリライト要求データがある特定のパターンかどうか
を検出できる。DEC36,DEC35及びパターン検出回路44
は、３つの中のどれか１つのみ備わっておれば十分であ
る。
第３図は、通信制御LSI5からメモリ２へのデータ転送に
おけるバス変換部４の動作内容を示す図である。通信制
御LSI5からメモリライト要求が出た時点のバス変換部４
の登録有無を示すWFLG0,WFLG1の値の４通りの組合せを
縦軸にとり、要求アドレスの最下位ビットを除く部分と
WADRT30の内容とが不一致か一致するか（CMP32の出力）
及び要求アドレスが偶数か奇数かの４通りの組合せを横
軸にとっている。図中のA,Bがバス変換部４の動作内容
を表わし、意味は下記の通りである。
おけるバス変換部４の動作内容を示す図である。通信制
御LSI5からメモリライト要求が出た時点のバス変換部４
の登録有無を示すWFLG0,WFLG1の値の４通りの組合せを
縦軸にとり、要求アドレスの最下位ビットを除く部分と
WADRT30の内容とが不一致か一致するか（CMP32の出力）
及び要求アドレスが偶数か奇数かの４通りの組合せを横
軸にとっている。図中のA,Bがバス変換部４の動作内容
を表わし、意味は下記の通りである。
“A"…要求の登録を行なう。すなわち、要求アドレスの
最下位ビットを除く部分をWADR30に設定し、要求アドレ
スが偶数の場合は要求データをWD0（40）に設定しWFLG0
（62）を“1"にし、要求アドレスが奇数の場合は要求デ
ータをWD1（41）に設定しWFLG1（63）を“1"にする。
最下位ビットを除く部分をWADR30に設定し、要求アドレ
スが偶数の場合は要求データをWD0（40）に設定しWFLG0
（62）を“1"にし、要求アドレスが奇数の場合は要求デ
ータをWD1（41）に設定しWFLG1（63）を“1"にする。
“B"…既登録データを共通バス10を介してメモリに書込
み、既登録情報を消去し、今回の要求を新たに登録す
る。すなわち、WADR（30）の内容を共通バス10のアドレ
スバス10aにのせ、WFLG0（62）,WFLG1（63）が“1"のWD
0（40）,WD1（41）の内容を共通バス10のデータバス10b
0,10b1にのせ、共通バス10のコントロールバス10cを操
作してメモリ２にデータを書込む。その後WFLG0（62）,
WFLG1（63）を“0"にする。さらに、今回の要求アドレ
スの最下位ビットを除く部分をWADR30に設定し、要求ア
ドレスが偶数の場合は要求データをWD0（40）に設定しW
FLG0（62）を“1"にし、要求アドレスが奇数の場合は要
求データをWD1（41）に設定しWFLG1（63）を“1"にす
る。
み、既登録情報を消去し、今回の要求を新たに登録す
る。すなわち、WADR（30）の内容を共通バス10のアドレ
スバス10aにのせ、WFLG0（62）,WFLG1（63）が“1"のWD
0（40）,WD1（41）の内容を共通バス10のデータバス10b
0,10b1にのせ、共通バス10のコントロールバス10cを操
作してメモリ２にデータを書込む。その後WFLG0（62）,
WFLG1（63）を“0"にする。さらに、今回の要求アドレ
スの最下位ビットを除く部分をWADR30に設定し、要求ア
ドレスが偶数の場合は要求データをWD0（40）に設定しW
FLG0（62）を“1"にし、要求アドレスが奇数の場合は要
求データをWD1（41）に設定しWFLG1（63）を“1"にす
る。
メモリ２から通信制御LSI5へのデータ転送におけるバス
変換部４の動作は、RFLG64の値及び要求アドレとRADR31
の内容との一致／不一致によって決まる。
変換部４の動作は、RFLG64の値及び要求アドレとRADR31
の内容との一致／不一致によって決まる。
RFLG64が"0"の場合には、共通バス10を介して２バイト
のデータを読出し、各々をRD0（40）,RD1（41）に設定
し、要求アドレスをRADR31に設定し、RFLG64を“１“に
する。また、要求アドレスに対応するデータを通信制御
LSI5へ転送する。RFLG64が“1"でかつ要求アドレスとRA
DR31の内容が不一致と場合にも上記と同じ動作を行な
う。
のデータを読出し、各々をRD0（40）,RD1（41）に設定
し、要求アドレスをRADR31に設定し、RFLG64を“１“に
する。また、要求アドレスに対応するデータを通信制御
LSI5へ転送する。RFLG64が“1"でかつ要求アドレスとRA
DR31の内容が不一致と場合にも上記と同じ動作を行な
う。
RFLG64が“１“でかつ要求アドレスとRADR31の内容が一
致する場合には、要求アドレスが偶数の時はRD0（40）
の内容を、要求アドレスが奇数の時はRD1（41）の内容
を通信制御LSI5へ転送する。この場合共通バス10を介し
たメモリリード動作は行なわない。
致する場合には、要求アドレスが偶数の時はRD0（40）
の内容を、要求アドレスが奇数の時はRD1（41）の内容
を通信制御LSI5へ転送する。この場合共通バス10を介し
たメモリリード動作は行なわない。
通信回線13からのデータ受信を行なう場合、プロセッサ
１はあらかじめ、受信データを書込むべきメモリ２上の
データバッファの先頭アドレス並びにバッファバイト数
等の情報（「ディスクリプタ」と呼ぶ）をメモリ２上の
特定のアドレス領域に書込む。ここで説明の簡単化のた
め、データバッファの先頭アドレスは偶数アドレスとし
ておく。プロセッサ１が通信制御LSI5内のレジスタに受
信指示コマンドを設定することにより、通信制御LSI5は
メモリ２上のディスクリプタを読出して受信動作を開始
する。
１はあらかじめ、受信データを書込むべきメモリ２上の
データバッファの先頭アドレス並びにバッファバイト数
等の情報（「ディスクリプタ」と呼ぶ）をメモリ２上の
特定のアドレス領域に書込む。ここで説明の簡単化のた
め、データバッファの先頭アドレスは偶数アドレスとし
ておく。プロセッサ１が通信制御LSI5内のレジスタに受
信指示コマンドを設定することにより、通信制御LSI5は
メモリ２上のディスクリプタを読出して受信動作を開始
する。
通信制御LSI5からの受信データのメモリ２へのライト要
求に対して、バス変換部４は、第３図の動作内容に従っ
た動作をする。先頭バイトのデータをWD0（40）に登録
し（動作“A"）、２バイト目のデータはWD1（41）に登
録する（動作“A"）。３バイト目のデータのメモリライ
ト要求によって、既登録のWD0（40）及びWD1（41）の内
容を共通バス10を介してメモリ２に書込み、その後、既
登録情報を消去し、新たに３バイト目のデータをWD0（4
0）に登録する（動作“B"）。４バイト目のデータはWD1
（41）に登録し（動作“A"）、５バイト目のメモリライ
ト要求によって既登録データのメモリ２への書き込みを
行なう。このような動作をくり返すことにより、１ブロ
ック分の受信データのメモリ２への転送が行なわれる。
求に対して、バス変換部４は、第３図の動作内容に従っ
た動作をする。先頭バイトのデータをWD0（40）に登録
し（動作“A"）、２バイト目のデータはWD1（41）に登
録する（動作“A"）。３バイト目のデータのメモリライ
ト要求によって、既登録のWD0（40）及びWD1（41）の内
容を共通バス10を介してメモリ２に書込み、その後、既
登録情報を消去し、新たに３バイト目のデータをWD0（4
0）に登録する（動作“B"）。４バイト目のデータはWD1
（41）に登録し（動作“A"）、５バイト目のメモリライ
ト要求によって既登録データのメモリ２への書き込みを
行なう。このような動作をくり返すことにより、１ブロ
ック分の受信データのメモリ２への転送が行なわれる。
ここで、ブロックの最終バイトデータのメモリライト要
求がバス変換部４に登録された後の登録データのメモリ
２への書き込みは次の３通りのどれかで行なう。
求がバス変換部４に登録された後の登録データのメモリ
２への書き込みは次の３通りのどれかで行なう。
（ｉ） ブロックの最終バイトデータのメモリライト要
求の後の通信制御LSI5からのメモリライト要求は、前記
特定アドレス領域にあるディスクリプタを書き替えるた
めのものである。したがって、特定のアドレス領域への
メモリライト要求であることをDEC35によって認識し、
これをきっかけとして、WD0,WD1の内容をメモリに書込
む。
求の後の通信制御LSI5からのメモリライト要求は、前記
特定アドレス領域にあるディスクリプタを書き替えるた
めのものである。したがって、特定のアドレス領域への
メモリライト要求であることをDEC35によって認識し、
これをきっかけとして、WD0,WD1の内容をメモリに書込
む。
（ii） ブロックの最終バイトデータは伝送制御手順上
のある特定の制御キャラクタである。パターン検出回路
44によって、通信制御LSI5からのメモリライト要求デー
タがある特定の制御キャラクタであることを認識し、こ
れをきっかけとしてWD0,WD1の内容をメモリに書込む。
のある特定の制御キャラクタである。パターン検出回路
44によって、通信制御LSI5からのメモリライト要求デー
タがある特定の制御キャラクタであることを認識し、こ
れをきっかけとしてWD0,WD1の内容をメモリに書込む。
（iii） １ブロックのデータ受信が終了した時点で通
信制御LSI5からプロセッサ１に割込みを発生させる。こ
の割込みを契機としてプロセッサ１がバス変換部４に対
して、登録データのメモリ２への書込み指示命令を発行
する。バス変換部４はDEC36によって上記命令を認識
し、これをきっかけとしてWD0,WD1の内容をメモリ２に
書込む。
信制御LSI5からプロセッサ１に割込みを発生させる。こ
の割込みを契機としてプロセッサ１がバス変換部４に対
して、登録データのメモリ２への書込み指示命令を発行
する。バス変換部４はDEC36によって上記命令を認識
し、これをきっかけとしてWD0,WD1の内容をメモリ２に
書込む。
通信回線13へのデータ送信を行なう場合、プロセッサ１
はあらかじめ、送信データを格納したメモリ２上のデー
タバッファの先頭アドレス並びにバッファバイト数等の
情報（「ディスクリプタ」）をメモリ２上の特定のアド
レス領域に書込む。ここで説明の簡単化のため、データ
バッファの先頭アドレスは偶数アドレスとしておく。プ
ロセッサ１が通信制御LSI5内のレジスタに送信指示コマ
ンドを設定することにより、通信制御LSI5はメモリ２上
のディスクリプタを読出して送信動作を開始する。
はあらかじめ、送信データを格納したメモリ２上のデー
タバッファの先頭アドレス並びにバッファバイト数等の
情報（「ディスクリプタ」）をメモリ２上の特定のアド
レス領域に書込む。ここで説明の簡単化のため、データ
バッファの先頭アドレスは偶数アドレスとしておく。プ
ロセッサ１が通信制御LSI5内のレジスタに送信指示コマ
ンドを設定することにより、通信制御LSI5はメモリ２上
のディスクリプタを読出して送信動作を開始する。
通信制御LSI5からの送信データのメモリリード要求に対
して、バス変換部４は以下の動作を行なう。先頭バイト
データのメモリリード要求に対し共通バス10を介して、
先頭アドレス及び次アドレスのデータを合わせて２バイ
ト分メモリから読出し、各々RD0,RDN1に登録する。ま
た、先頭アドレスのデータを通信制御LSI5へ転送する。
２バイト目データのメモリリード要求に対しては、既登
録のRD1の内容を通信制御LSI5へ転送する。３バイト目
データのメモリリード要求に対しては共通バス10を介し
てメモリ２を読出し、RD0,RD1に登録し、通信制御LSI5
へ転送する。４バイト目データのメモリリード要求に対
しては、既登録のRD1の内容を通信制御LSI5へ転送す
る。このような動作をくり返すことにより、１ブロック
分の送信データの通信制御LSI5への転送が行なわれる。
して、バス変換部４は以下の動作を行なう。先頭バイト
データのメモリリード要求に対し共通バス10を介して、
先頭アドレス及び次アドレスのデータを合わせて２バイ
ト分メモリから読出し、各々RD0,RDN1に登録する。ま
た、先頭アドレスのデータを通信制御LSI5へ転送する。
２バイト目データのメモリリード要求に対しては、既登
録のRD1の内容を通信制御LSI5へ転送する。３バイト目
データのメモリリード要求に対しては共通バス10を介し
てメモリ２を読出し、RD0,RD1に登録し、通信制御LSI5
へ転送する。４バイト目データのメモリリード要求に対
しては、既登録のRD1の内容を通信制御LSI5へ転送す
る。このような動作をくり返すことにより、１ブロック
分の送信データの通信制御LSI5への転送が行なわれる。
別のブロックのデータ送信を行なうために、プロセッサ
１がメモリの内容を書き替えた場合、プロセッサ１はバ
ス変換部４に対し、メモリリード要求登録情報の消去指
示命令を発行する。バス変換部４はDEC36によって上記
命令を認識し、RFLG64を“0"にする。これにより、通信
制御LSI5からのメモリリード要求に対して、既登録の古
いデータを通信制御LSI5に転送してしまうことがなくな
る。
１がメモリの内容を書き替えた場合、プロセッサ１はバ
ス変換部４に対し、メモリリード要求登録情報の消去指
示命令を発行する。バス変換部４はDEC36によって上記
命令を認識し、RFLG64を“0"にする。これにより、通信
制御LSI5からのメモリリード要求に対して、既登録の古
いデータを通信制御LSI5に転送してしまうことがなくな
る。
以上示したバス変換部４の動作はCNVMOD61が“1"の場合
の動作である。CNVMOD61が"0"の場合には、通信制御LSI
5からの１回の１バイトメモリライト要求に対し、１回
の共通バス10を介したメモリライト動作を行ない、通信
制御LSI5からの１回の１バイトメモリリード要求に対
し、１回の共通バス10を介したメモリリードを行なう。
の動作である。CNVMOD61が"0"の場合には、通信制御LSI
5からの１回の１バイトメモリライト要求に対し、１回
の共通バス10を介したメモリライト動作を行ない、通信
制御LSI5からの１回の１バイトメモリリード要求に対
し、１回の共通バス10を介したメモリリードを行なう。
通信制御処理装置が高速１回線収容時で１個の通信制御
LSI5のみが動作する場合には、プロセッサ１によりCNVM
OD61を“1"に設定する。低速多回線収容時で複数の通信
制御LSI5が動作する場合には、CNVMOD61を“0"に設定す
る。もし、複数の通信制御LSI5が動作する場合にバス変
換部４がCNVMOD61を“1"の動作にしようとすると、第２
図に示すWADR30,WD0,WD1,WFLG0,WFLG1,RADR31,RD0,RD1,
RFLG64を各々、通信制御LSI5の数の分だけ必要となり、
膨大なハードウェア量になってしまう。
LSI5のみが動作する場合には、プロセッサ１によりCNVM
OD61を“1"に設定する。低速多回線収容時で複数の通信
制御LSI5が動作する場合には、CNVMOD61を“0"に設定す
る。もし、複数の通信制御LSI5が動作する場合にバス変
換部４がCNVMOD61を“1"の動作にしようとすると、第２
図に示すWADR30,WD0,WD1,WFLG0,WFLG1,RADR31,RD0,RD1,
RFLG64を各々、通信制御LSI5の数の分だけ必要となり、
膨大なハードウェア量になってしまう。
本実施例によれば、通信回線13からのデータ受信時の通
信制御LSI5からメモリ２へのデータ転送において、通信
制御LSI5からの２回のメモリライト要求に対し、共通バ
ス10を介した１回のメモリライト動作で行なうため、メ
モリ25及び共通バス10の使用率が低くなるという効果が
ある。また、通信回線13へのデータ送信時のメモリ２か
ら通信制御LSTI5へのデータ転送において、通信制御LSI
5からの２回のメモリリード要求に対し、共通バス10を
介した１回のメモリリード動作で行なうため、メモリ２
及び共通バス10の使用率が低くなるという効果がある。
信制御LSI5からメモリ２へのデータ転送において、通信
制御LSI5からの２回のメモリライト要求に対し、共通バ
ス10を介した１回のメモリライト動作で行なうため、メ
モリ25及び共通バス10の使用率が低くなるという効果が
ある。また、通信回線13へのデータ送信時のメモリ２か
ら通信制御LSTI5へのデータ転送において、通信制御LSI
5からの２回のメモリリード要求に対し、共通バス10を
介した１回のメモリリード動作で行なうため、メモリ２
及び共通バス10の使用率が低くなるという効果がある。
さらに、通信制御LSI5からの２回のメモリライト（リー
ド）要求を１回の共通バス10を介したメモリライト（リ
ード）動作で行なうという機能は、高速１回線収容時で
高性能が要求される場合のみ適用し、低速多回線収容時
であまり性能が要求されない場合には適用しないとする
ことにより、経済的なシステムが構築できるという効果
がある。
ド）要求を１回の共通バス10を介したメモリライト（リ
ード）動作で行なうという機能は、高速１回線収容時で
高性能が要求される場合のみ適用し、低速多回線収容時
であまり性能が要求されない場合には適用しないとする
ことにより、経済的なシステムが構築できるという効果
がある。
本発明によれば、バス変換部は上記のように動作するの
で、プロセッサの処理負荷を増やすことなく、メモリ及
び共通バスの使用率を低く抑えられプロセッサの性能が
確保されるという効果がある。
で、プロセッサの処理負荷を増やすことなく、メモリ及
び共通バスの使用率を低く抑えられプロセッサの性能が
確保されるという効果がある。
第１図は本発明の一実施例の通信制御処理装置のブロッ
ク図、第２図は第１図のバス変換部４の内部構成図、第
３図はバス変換部４の動作内容を示す図である。 １……プロセッサ、２……メモリ、４……バス変換部、
5a〜5n……通信制御LSI、10……共通バス、11……ロー
カルバス、13a〜13n……通信回線、30……メモリライト
要求のアドレス登録レジスタ、31……メモリリード要求
のアドレス登録レジスタ、40,41……メモリライト要求
のデータ登録レジスタ、50,51……メモリリード動作後
のデータ登録レジスタ。
ク図、第２図は第１図のバス変換部４の内部構成図、第
３図はバス変換部４の動作内容を示す図である。 １……プロセッサ、２……メモリ、４……バス変換部、
5a〜5n……通信制御LSI、10……共通バス、11……ロー
カルバス、13a〜13n……通信回線、30……メモリライト
要求のアドレス登録レジスタ、31……メモリリード要求
のアドレス登録レジスタ、40,41……メモリライト要求
のデータ登録レジスタ、50,51……メモリリード動作後
のデータ登録レジスタ。
Claims (2)
- 【請求項１】複数バイト幅データの共通バスに接続され
たプロセッサおよびメモリと、１バイト幅データのロー
カルバスに接続され、データの送受信を行う通信制御LS
Iと、前記共通バスと前記ローカルバスとを接続するバ
ス変換部とを有し、前記バス変換部は前記ローカルバス
を介した前記通信制御LSIからの複数回の１バイト毎メ
モリアクセス要求に対して前記共通バスを介した１回の
複数バイトメモリアクセス動作を行う通信制御処理装置
であって、 前記バス変換部は、該バス変換部の動作を制御する手段
と、前記通信制御LSIからの複数の１バイトメモリライ
ト要求のアドレスとデータを登録する手段とを備え、 前記制御手段は、前記通信制御LSIからの１バイト毎メ
モリライトの新たな要求に対し、既登録情報がない場
合、および、前記新たな要求のアドレスが前記登録手段
に既登録のアドレスと連続し、かつ両アドレスが前記共
通バスを介した１回のメモリライト動作で可能なアドレ
ス範囲にある場合には、前記新たな要求を前記登録手段
に登録し、 前記新たな要求のアドレスが前記登録手段に既登録のア
ドレスと連続するが両アドレスが前記共通バスを介した
１回のメモリライト動作で可能なアドレス範囲でない場
合、および、前記新たな要求のアドレスが前記登録手段
に既登録のアドレスと連続しない場合には、前記登録手
段に既登録の複数の１バイトメモリライト要求に対する
メモリライトを前記共通バスを介した１回の複数バイト
メモリライト動作で行った後、前記登録手段から前記既
登録の複数の１バイトメモリライト要求を消去し、前記
登録手段に前記新たな要求を登録し、 前記新たな要求のアドレスがある特定のアドレス範囲に
ある場合には、受信データ終了と判断し、前記登録手段
に既登録の複数の１バイトメモリライト要求に対するメ
モリライトを前記共通バスを介した１回の複数バイトメ
モリライト動作で行った後、前記登録手段から前記既登
録の複数の１バイトメモリライト要求を消去し、前記新
たな要求のメモリライト動作を行うことを特徴とする通
信制御処理装置。 - 【請求項２】複数バイト幅データの共通バスに接続され
たプロセッサおよびメモリと、１バイト幅データのロー
カルバスに接続され、データの送受信を行う通信制御LS
Iと、前記共通バスと前記ローカルバスとを接続するバ
ス変換部とを有し、前記バス変換部は前記ローカルバス
を介した前記通信制御LSIからの複数回の１バイト毎メ
モリアクセス要求に対して前記共通バスを介した１回の
複数バイトメモリアクセス動作を行う通信制御処理装置
であって、 前記バス変換部は、該バス変換部の動作を制御する手段
と、前記通信制御LSIからの複数の１バイトメモリライ
ト要求のアドレスとデータを登録する手段とを備え、 前記制御手段は、前記通信制御LSIからの１バイト毎メ
モリライトの新たな要求に対し、既登録情報がない場
合、および、前記新たな要求のアドレスが前記登録手段
に既登録のアドレスと連続し、かつ両アドレスが前記共
通バスを介した１回のメモリライト動作で可能なアドレ
ス範囲にある場合には、前記新たな要求を前記登録手段
に登録し、 前記新たな要求のアドレスが前記登録手段に既登録のア
ドレスと連続するが両アドレスが前記共通バスを介した
１回のメモリライト動作で可能なアドレス範囲でない場
合、および、前記新たな要求のアドレスが前記登録手段
に既登録のアドレスと連続しない場合には、前記登録手
段に既登録の複数のバイトメモリライト要求に対するメ
モリライトを前記共通バスを介した１回の複数バイトメ
モリライト動作で行った後、前記登録手段から前記既登
録の複数の１バイトメモリライト要求を消去し、前記登
録手段に前記新たな要求を登録し、 前記新たな要求のデータが受信データの１ブロックの最
終バイトであることを示すパターンである場合には、受
信データ終了と判断し、前記登録手段に既登録の複数の
１バイトメモリライト要求に対するメモリライトを前記
共通バスを介した１回の複数バイトメモリライト動作で
行った後、前記登録手段から前記既登録の複数の１バイ
トメモリライト要求を消去し、前記新たな要求のメモリ
ライト動作を行うことを特徴とする通信制御処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075130A JPH0782469B2 (ja) | 1989-03-29 | 1989-03-29 | 通信制御処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075130A JPH0782469B2 (ja) | 1989-03-29 | 1989-03-29 | 通信制御処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02254557A JPH02254557A (ja) | 1990-10-15 |
| JPH0782469B2 true JPH0782469B2 (ja) | 1995-09-06 |
Family
ID=13567308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1075130A Expired - Fee Related JPH0782469B2 (ja) | 1989-03-29 | 1989-03-29 | 通信制御処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782469B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987528A (ja) * | 1982-11-12 | 1984-05-21 | Fuji Electric Co Ltd | 連結デ−タの保証方式 |
| JPS62226360A (ja) * | 1986-03-28 | 1987-10-05 | Ricoh Co Ltd | デ−タ変換回路 |
-
1989
- 1989-03-29 JP JP1075130A patent/JPH0782469B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02254557A (ja) | 1990-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |