JPH04314157A - 通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は通信装置に関するもので
あり、例えば、ＤＭＡコントローラを用いて直接メモリ
にアクセスして、メモリに記憶された情報を伝送線路を
介して少なくとも受信する通信装置に用いられるもので
ある。

【０００２】

【従来の技術】通信信号を送受信する通信装置は、通信
データを記憶するメモリ、このメモリに直接アクセスす
るＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ
；ダイレクト　　メモリ　　アクセス）コントローラ、
通信信号の送受信を行う送受信ブロック、および予め定
められたソフトプログラムにより演算処理を行う中央処
理装置（以下、ＣＰＵという）が、伝送線路であるデー
タバスにより各々接続された構成となっている。

【０００３】ここで、従来、上記ＤＭＡコントローラは
、図９に示すように、一時記憶装置であるレジスタＲＲ
０、ＲＲ１、ＲＴ１を内蔵している。レジスタＲＴＯに
は、メモリの転送元アドレスが記憶され、レジスタＲＲ
０にはメモリの転送先アドレスが記憶され、さらに、レ
ジスタＲＴ１には送信しようとする通信信号の転送デー
タ量（通信データのデータ量）が記憶される。

【０００４】このように構成されたマイクロコンピュー
タの通信装置では、例えば受信作動の場合、受信した通
信信号が複数バイト、特に可変長であった時には、受信
ブロックで受信した通信信号は、データバスを介してＣ
ＰＵに入力され、ＣＰＵにて予め設定されたソフトプロ
グラムを実行して、データ内容（データ量）が解析され
る。この際、可変長の通信信号の通信パケットは、パケ
ットヘッダーに転送データ量が配置され、その後段に通
信データが配置されたものが一般的であり、ＣＰＵでは
、パケットヘッダーに配置された転送データ量を解析し
ている。

【０００５】そして、上記通信信号の転送データ量を解
析したＣＰＵは、データバスを介してＤＭＡコントロー
ラのレジスタＲＴ１にその転送データ量を設定し、ＤＭ
Ａコントローラにより、受信した通信データをメモリの
該当アドレスに順次記憶させている。

【０００６】

【発明が解決しようとする課題】ところが上述した従来
のものでは、通信信号を受信する毎に上記ソフトによる
転送データ量の解析を行わなければならず、ＣＰＵによ
るその解析の負担が大きくなってしまう。そのため、上
記転送データ量の解析以外の通常の諸制御が即座に行え
ず、特に、ＣＰＵにて高速処理を行う必要がある場合に
は、上記転送データ量の解析が、その高速処理にとって
大きな支障をきたしてしまうという問題がある。

【０００７】そこで本発明は上記問題点に鑑みてなされ
たものであり、可変長の通信信号を受信した場合でも、
ＣＰＵの本来の処理に支障きたすことを防止することが
可能な通信装置を提供することを目的とするものである
。

【０００８】

【課題を解決するための手段】そのため本発明は、通信
情報を記憶する記憶手段と、前記通信情報を有する通信
信号を受信する受信手段と、前記記憶手段に直接アクセ
スすることにより、前記受信手段にて受信した通信信号
が有する通信情報を前記記憶手段に記憶させるＤＭＡコ
ントローラとを有するものであり、前記通信信号の通信
パケットは、少なくともその先頭部に転送する前記通信
情報の転送量を表す転送量情報が配置され、その後段に
前記通信情報が配置された通信装置において、前記ＤＭ
Ａコントローラは、前記転送量情報を記憶するレジスタ
と、前記受信手段により受信した前記転送量情報を前記
レジスタに記憶させると共に、前記受信手段により受信
した前記通信情報を前記レジスタに記憶した前記転送量
情報に従って前記記憶手段に記憶させる制御手段とを備
えることを特徴とする通信装置を採用するものである。

【０００９】

【作用】上記構成により、受信作動時において、少なく
ともその先頭部に転送する通信情報の転送量を表す転送
量情報が配置され、その後段に通信情報が配置された通
信パケットを有する通信信号を受信手段にて受信する。 続いて、受信手段より通信パケットの先頭部である転送
量情報が出力されると、制御手段により前記転送量情報
はレジスタに記憶される。また、転送量情報の後段に配
置された通信情報が受信手段より出力されると、ＤＭＡ
コントローラは前記レジスタに記憶された転送量情報に
従って前記通信情報を記憶手段に記憶させる。

【００１０】

【実施例】以下、本発明を図に示す実施例に基づいて説
明する。この実施例では、２つのマイクロコンピュータ
間で通信データの送受信を行う通信システムにおいて、
上記通信システムに使用される通信装置に本発明を適用
した場合について説明する。

【００１１】図１は、本発明の一実施例である通信装置
の構成を表すブロック図である。図１においてマイクロ
コンピュータ８で構成された通信装置は、データバス２
を介して、記憶手段に相当するメモリ３、ＤＭＡコント
ーラ１、送受信ブロック７、およびＣＰＵ６が各々接続
された構成となっている。

【００１２】ＤＭＡコントローラ１はデータバス２を介
してメモリ３に直接アクセスして、メモリ３に記憶され
た通信データを読み出し、通信信号として送受信ブロッ
ク７より他のマイクロコンピュータへ送信すると共に、
送受信ブロック７で受信した他のマイクロコンピュータ
からの通信データをメモリ３に記憶させている。

【００１３】メモリ３は図１に示すようなメモリマップ
を有しており、アドレスＡＴ０は転送元アドレスに相当
し、アドレスＡＲ０は転送先アドレスに相当している。 そして、メモリマップ上のメモリ容量ＭＴ１の大きさは
レジスタＲＴ１に記憶された転送データ量に応じたもの
であり、メモリ容量ＭＲ１の大きさはレジスタＲＲ１に
記憶された転送データ量に応じたものである。

【００１４】ＣＰＵ６は、ＤＭＡコントローラ１に制御
データ（転送元アドレス、転送先アドレス、転送データ
量）を設定すると共に、駆動信号を出力することにより
、ＤＭＡコントローラ１を起動させている。

【００１５】送受信ブロック７は、送信ブロック４、お
よび受信手段に相当する受信ブロック５より形成されて
いる。送信ブロック４はＤＭＡコントローラ１より出力
された送信データを入力してパラレル／シリアル変換を
行い、その後、そのパラレル／シリアル変換を行った送
信データ（後述する転送データ量および通信データ）を
通信信号として転送先の他のマイクロコンピュータへ送
信する。

【００１６】また、受信ブロック５は他のマイクロコン
ピュータからの通信信号を受信してシリアル／パラレル
変換を行い、その後、そのシリアル／パラレル変換を行
った通信信号を受信データ（後述する転送データ量およ
び通信データ）としてＤＭＡコントローラ１へ出力する
。

【００１７】次に、上記ＤＭＡコントローラ１の構成に
ついて詳述する。図２はＤＭＡコントローラ１の内部構
造を概念的に表す概念図である。図２において、ＤＭＡ
コントローラ１は、一時記憶装置であるレジスタＲＴＯ
、ＲＴ１、ＲＲ０、ＲＲ１と、スイッチ１ｂ、１ｅと、
このスイッチ１ｂ、１ｅを切換える切換回路１ａ、１ｄ
とを備えている。なお、この切換回路１ａ、１ｄおよび
スイッチ１ｂ、１ｅは制御手段に相当している。

【００１８】レジスタＲＴＯには転送元アドレス（ＡＴ
０）が記憶され、レジスタＲＲ０には転送先アドレス（
ＡＲ０）が記憶されている。またレジスタＲＴ１には送
信しようとする通信信号の転送データ量（ＭＴ１）が記
憶され、レジスタＲＲ１には受信した通信信号の転送デ
ータ量（ＭＲ１）が記憶される。なお、レジスタＲＴＯ
、ＲＴ１、ＲＲ０に各々記憶されるデータは、データバ
ス２を介してＣＰＵ６により設定されるものである。

【００１９】切換回路１ａは信号線１ｃにより送信ブロ
ック４と接続されており、送信ブロック４から出力され
る制御信号（図示されない送信ブロックのバッファに、
送信しようとする転送データ量に相当するデータが全て
入力された際に出力される信号）に応じて、レジスタＲ
Ｔ１からの出力側とデータバス２を介したメモリ３から
の出力側とをスイッチ１ｂにより切換えている。

【００２０】これによって、レジスタＲＴ１より転送デ
ータ量に相当するデータが送信ブロック４に全て出力さ
れると、送信ブロック４より制御信号が出力されて切換
回路１ａによりスイッチ１ｂが切換られ、メモリ３から
出力される通信データが順次送信ブロック４へ出力され
る。

【００２１】切換回路１ｄは信号線１ｆにより受信ブロ
ック５と接続されており、受信ブロック５から出力され
る制御信号（図示されない受信ブロックのバッファに、
受信した転送データ量に相当するデータが全て出力され
た際に出力される信号）に応じて、レジスタＲＲ１への
入力側とデータバス２を介したメモリ３への入力側とを
スイッチ１ｅにより切換えている。

【００２２】これによって、転送データ量に相当するデ
ータが全てレジスタＲＲ１へ出力されると、受信ブロッ
ク５より制御信号が出力されて切換回路１ｄによりスイ
ッチ１ｅが切換えられ、転送データ量の後段に配置され
た通信データは、メモリ３の該当アドレスへ順次記憶さ
れる。

【００２３】次に、上記構成における作動を説明する。 なお、この説明では、図１に示す構成を有するマイクロ
コンピュータＡ、Ｂ（図番号も同じ）において、マイク
ロコンピュータＡからマイクロコンピュータＢへ通信信
号が送信された場合について説明する。

【００２４】まず、上記通信装置が通信信号の送信を行
う際の作動（マイクロコンピュータＡにおける作動）に
ついて説明する。図３は、上記構成を有する通信装置の
送信作動を説明するためのフローチャートである。

【００２５】図１〜図３において、ステップ１００では
、データバス２を介したＣＰＵ６の指令により、ＤＭＡ
コントローラ１のレジスタＲＴ０に転送元アドレス（Ａ
Ｔ０）を設定して、ステップ１１０へ進む。

【００２６】ステップ１１０では、データバス２を介し
たＣＰＵ６の指令により、ＤＭＡコントローラ１のレジ
スタＲＴ１に転送データ量（ＭＴ１）が設定される。ス
テップ１２０では、ＣＰＵ６から出力された駆動信号に
よりＤＭＡコントローラ１がその作動を開始して、ステ
ップ１３０へ進む。

【００２７】ステップ１３０では、ステップ１２０によ
りＤＭＡコントローラ１のレジスタＲＴ１に設定、記憶
された転送データ量（ＭＴ１）を送信ブロック４に出力
する。すると送信ブロック４では、出力された転送デー
タ量（ＭＴ１）に対してパラレル／シリアル変換を行っ
て、通信信号として転送先のマイクロコンピュータＢの
受信部ＲＸ　へ送信する。なお、レジスタＲＴ１に設定
された転送データ量（ＭＴ１）が送信ブロック４のバッ
ファに全て入力されると、送信ブロック４より切換回路
１ａへ制御信号が出力される。これにより、レジスタＲ
Ｔ１に記憶された転送データ量を全て出力した後で、メ
モリ３に記憶された通信データを出力することが可能と
なる。

【００２８】ステップ１４０では、送信ブロック４から
の制御信号を受信した切換回路１ａは、スイッチ１ｂを
レジスタＲＴ１側からデータバス２を介したメモリ３側
へ切換え、メモリ３に直接アクセスして、メモリ３に記
憶された通信データをデータバス２を介して順次読み出
し、その通信データを送信ブロック４に出力する。

【００２９】送信ブロック４では、上記と同様に、出力
された通信データに対してパラレル／シリアル変換を行
って、通信信号として上述した転送データ量に続いて転
送先のマイクロコンピュータＢの受信部ＲＸ　へ通信デ
ータを送信する。

【００３０】そして、この通信データの送信は、ＤＭＡ
コントローラ１のレジスタＲＴ１に設定（ステップ１１
０）された転送データ量分だけ送信すると、ＤＭＡコン
トローラ１がその作動を停止して送信作動終了となる。 なお、上述した転送データ量および通信データよりなる
通信信号の通信パケットの構成については後述する。

【００３１】続いて、上記通信装置が通信信号の受信を
行う際の作動（マイクロコンピュータＢの作動）につい
て説明する。図４は、上記構成を有する通信装置の受信
作動を説明するためのフローチャートである。

【００３２】図４において、ステップ２００では、受信
ブロック５によりマイクロコンピュータＡからの転送デ
ータ量（ＭＲ１＝ＭＴ１）を受信する。そして、受信し
た転送データ量（ＭＲ１）に対してシリアル／パラレル
変換を行って、受信データとしてＤＭＡコントローラ１
へ出力して、ステップ２１０へ進む。

【００３３】ステップ２１０では、受信ブロック５より
出力された転送データ量（ＭＲ１）をＤＭＡコントロー
ラ１のレジスタＲＲ１に設定して、ステップ２２０へ進
む。 なお、受信ブロック５のバッファより受信した転送デー
タ量（ＭＲ１）に相当するデータが全て出力された時点
で受信ブロック５より制御信号が出力されて、切換回路
１ｄがスイッチ１ｅをレジスタＲＲ１側からデータバス
２を介したメモリ３側へと切換えているので、転送デー
タ量を全てレジスタＲＲ１に記憶させた後で、メモリ３
に通信データを記憶させることが可能となる。

【００３４】ステップ２２０では、ＣＰＵ６から出力さ
れた駆動信号によりＤＭＡコントローラ１がその作動を
開始して、ステップ２３０へ進む。ステップ２３０では
、転送データ量（ＭＲ１）に続いて送信されたマイクロ
コンピュータＡからの通信データを受信ブロック５で受
信する。そして、受信した通信データに対してシリアル
／パラレル変換を行って、受信データとしてＤＭＡコン
トローラ１へ出力して、ステップ２４０へ進む。

【００３５】ステップ２４０では、ＤＭＡコントローラ
１により、データバス２を介してメモリ３の該当アドレ
スへ受信した通信データを順次記憶させる。ステップ２
５０では、先に受信した転送データ量（ＭＲ１）分だけ
通信データを受信すると、ＣＰＵ６はＤＭＡコントロー
ラ１を停止させる。なお、後述するように、ＤＭＡコン
トローラ１内に設けられたＣＰＵでソフト的に構成する
場合には、ＣＰＵ６よりＤＭＡコントローラ１に対して
割込みを発生し、割込み処理ルーチンにて受信終了処理
を行って、受信作動を終了させる。

【００３６】次に、上述した通信装置で使用される通信
パケットの形式構造について説明する。図５は、本実施
例における通信パケットの形式構造を示す構成図である
。

【００３７】図５において、通信パケットの先頭部であ
るパケットヘッダーには転送データ量１０が配置され、
次段にはダミーデータ１１が配置されている。このダミ
ーデータ１１は、受信作動時において、レジスタＲＲ１
への転送データ量設定（ステップ２１０）からＤＭＡコ
ントローラ１の起動（ステップ２２０）までの時間を確
保すべく設けたものであり、上記時間が不要である場合
には、ダミーデータ１１を設ける必要はない。

【００３８】ダミーデータ１１の次段には、転送すべき
通信データ１２が配置されており、その転送情報量は、
パケットヘッダーに配置された転送データ量１０に対応
している。

【００３９】以上述べたように上記実施例では、ＤＭＡ
コントローラ１にはスイッチ１ｂ、１ｅと切換回路１ａ
、１ｄとが内蔵されているので、受信作動において、可
変長の通信信号のパケットヘッダーに配置された転送デ
ータ量はレジスタＲＲ１に設定され、その後段に配置さ
れた通信データは、切換回路１ｄからの指令でスイッチ
１ｅが切換えられることにより、データバス２を介して
メモリ３に記憶されることになる。

【００４０】したがって、上記構成を有する通信装置の
受信作動においては、ＤＭＡコントローラ１のレジスタ
ＲＲ１への転送データ量の設定は自動的になされるので
、ＣＰＵ６によるソフトによる転送データ量の解析を必
要とせず、ＣＰＵ６の演算処理の負担を軽減することが
可能となる。

【００４１】次に、他の実施例について説明する。上記
一実施例では、マイクロコンピュータＡおよびマイクロ
コンピュータＢの間の送受信が時間を置いて行われる場
合について説明したが、図６に示す構成図のように、ク
ロック信号のタイミングに応じて、マイクロコンピュー
タＣとマイクロコンピュータＤとの間で同時期にデータ
を通信し合うことも可能である。

【００４２】また上記一実施例における通信パケットは
、図３に示すように、制御データ１０、ダミーデータ１
１、および通信データ１２により構成されていたが、図
８に示すように、制御データ１０の前段に通信データ１
２の属性を示す分類コード１３を配置してもよい。この
ように配置すると、上記通信パケットにて構成された通
信信号を受信した時、ＤＭＡコントローラにて通信デー
タ１２の属性を区別することができ、しいては、この通
信信号を受信しようとするマイクロコンピュータのメモ
リの転送先アドレスを送信側のマイクロコンピュータで
指定することができる。

【００４３】そして、この際のＤＭＡコントローラの内
部構成は、概念的に表すと、図７に示すようになる。図
７において、受信ブロック５で受信した通信信号の出力
先を切換えるスイッチ１０ｅは、レジスタＲＲ０への入
力側、レジスタＲＲ１への入力側、およびデータバス２
を介したメモリ３への入力側を切換えることになる。

【００４４】さらに上記一実施例では、ＤＭＡコントロ
ーラ１のスイッチ１ｂ、１ｅの切換えは切換回路１ａ、
１ｄにより行われたが、これをＤＭＡコントローラ１内
に設けられたＣＰＵにより構成して行うようにしてもよ
い。

【００４５】

【発明の効果】以上述べたように本発明においては、通
信信号を受信手段にて受信した場合であっても、制御手
段によって、通信パケットの先頭部に配置された転送量
情報はＤＭＡコントローラのレジスタに設定され、転送
量情報の後段に配置された通信情報はＤＭＡコントロー
ラにより記憶手段に記憶される。

【００４６】故に、通信信号を受信した場合においても
、ＣＰＵにてソフト等による転送量の解析を行ってＤＭ
Ａコントローラのレジスタにその転送量を設定する必要
がないので、ＣＰＵでの演算処理の負担を軽減すること
が可能となり、通信装置本体に支障きたすことを防止す
ることができるという優れた効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例である通信装置の構成を表す
ブロック図である。

【図２】上記一実施例におけるＤＭＡコントローラの内
部構造を概念的に表す概念図である。

【図３】上記一実施例における通信装置の送信作動を説
明するためのフローチャートである。

【図４】上記一実施例における通信装置の受信作動を説
明するためのフローチャートである。

【図５】上記一実施例における通信信号の通信パケット
の形式構造を示すパケット構成図である。

【図６】他の実施例における作動を説明するための説明
図である。

【図７】さらなる他の実施例におけるＤＭＡコントロー
ラの内部構造を概念的に表す概念図である。

【図８】上記さらなる他の実施例における通信信号の通
信パケットの形式構造を示すパケット構成図である。

【図９】従来のＤＭＡコントローラの内部構造を概念的
に表す概念図である。

【符号の説明】

１　　ＤＭＡコントローラ １ａ、１ｄ　　切換回路 １ｂ、１ｅ　　スイッチ ３　　メモリ ４　　受信ブロック ＲＲ１　　レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　通信情報を記憶する記憶手段と、前記
   通信情報を有する通信信号を受信する受信手段と、前記
   記憶手段に直接アクセスすることにより、前記受信手段
   にて受信した通信信号が有する通信情報を前記記憶手段
   に記憶させるＤＭＡコントローラとを有するものであり
   、前記通信信号の通信パケットは、少なくともその先頭
   部に転送する前記通信情報の転送量を表す転送量情報が
   配置され、その後段に前記通信情報が配置された通信装
   置において、前記ＤＭＡコントローラは、前記転送量情
   報を記憶するレジスタと、前記受信手段により受信した
   前記転送量情報を前記レジスタに記憶させると共に、前
   記受信手段により受信した前記通信情報を前記レジスタ
   に記憶した前記転送量情報に従って前記記憶手段に記憶
   させる制御手段とを備えることを特徴とする通信装置。