JPH0471224B2 - - Google Patents
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- JPH0471224B2 JPH0471224B2 JP61074352A JP7435286A JPH0471224B2 JP H0471224 B2 JPH0471224 B2 JP H0471224B2 JP 61074352 A JP61074352 A JP 61074352A JP 7435286 A JP7435286 A JP 7435286A JP H0471224 B2 JPH0471224 B2 JP H0471224B2
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- 239000000872 buffer Substances 0.000 claims description 32
- 230000005540 biological transmission Effects 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 6
- 238000004891 communication Methods 0.000 claims description 3
- 238000013523 data management Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000007726 management method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、自動交換機の付帯系に使用する通信
制御装置におけるデータ転送方式の改良に関する
ものである。
制御装置におけるデータ転送方式の改良に関する
ものである。
（従来の技術）
第２図は従来のこの種の方式を示すもので、図
中、１は共通制御部、２はメモリ、３は共通バ
ス、４−１〜４−ｍは回線ユニツト装置である。
複数の回線ユニツト装置４−１〜４−ｍは、それ
ぞれ回線制御LSI４１−１〜４１−ｍを有し、各
回線毎に対応して設けられている。また、共通制
御部１はマイクロ・プログラムを内蔵し、共通バ
ス３を介してメモリ２および回線ユニツト装置４
−１〜４−ｍに接続されている。
中、１は共通制御部、２はメモリ、３は共通バ
ス、４−１〜４−ｍは回線ユニツト装置である。
複数の回線ユニツト装置４−１〜４−ｍは、それ
ぞれ回線制御LSI４１−１〜４１−ｍを有し、各
回線毎に対応して設けられている。また、共通制
御部１はマイクロ・プログラムを内蔵し、共通バ
ス３を介してメモリ２および回線ユニツト装置４
−１〜４−ｍに接続されている。
回線制御LSI４１−１〜４１−ｍは、共通制御
部１からの動作指示を受けて、指示されたデータ
を共通バス３を介して共通制御部１より受取り、
回線側に順次送出し、また、回線側からのデータ
を組立てて、共通制御部１に送出する如くなつて
いる。
部１からの動作指示を受けて、指示されたデータ
を共通バス３を介して共通制御部１より受取り、
回線側に順次送出し、また、回線側からのデータ
を組立てて、共通制御部１に送出する如くなつて
いる。
前記共通制御部１と回線ユニツト装置４−１〜
４−ｍの回線制御LSI４１−１〜４１−ｍとの間
のデータ転送形式には、プログラム・モードと、
ダイレクトメモリアクセス・モード（以下、
DMAモードと称す。）の２つがある。
４−ｍの回線制御LSI４１−１〜４１−ｍとの間
のデータ転送形式には、プログラム・モードと、
ダイレクトメモリアクセス・モード（以下、
DMAモードと称す。）の２つがある。
プログラム・モードとは、共通制御部１より回
線制御LSI４１−１〜４１−ｍ側にデータを送る
場合は、共通制御部１のマイクロ・プログラムに
よりメモリ２からデータを読出し、該データを指
定する回線制御LSIに書込むため該回線制御LSI
内のステータス・レジスタを読出し、書込み要求
又は書込許可であるかを判定し、書込動作が可能
であれば該データを回線制御LSIの書込み回線側
に送出させ、また、共通制御部１にて回線制御
LSI４１−１〜４１−ｍ側のデータを読取る場合
は、共通制御部１のマイクロ・プログラムにより
該回線制御LSI内のステータス・レジスタを読取
り、読取り要求又は読取り許可であるかを判定
し、読取り動作が可能であれば、回線制御LSIで
組立てられた回線側の受信データを読取り、メモ
リ２内の回線毎に対応したエリアに書込むとい
う、共通制御部１のマイクロ・プログラムがデー
タ１バイトの転送毎に介在するような転送形式の
ことをいう。
線制御LSI４１−１〜４１−ｍ側にデータを送る
場合は、共通制御部１のマイクロ・プログラムに
よりメモリ２からデータを読出し、該データを指
定する回線制御LSIに書込むため該回線制御LSI
内のステータス・レジスタを読出し、書込み要求
又は書込許可であるかを判定し、書込動作が可能
であれば該データを回線制御LSIの書込み回線側
に送出させ、また、共通制御部１にて回線制御
LSI４１−１〜４１−ｍ側のデータを読取る場合
は、共通制御部１のマイクロ・プログラムにより
該回線制御LSI内のステータス・レジスタを読取
り、読取り要求又は読取り許可であるかを判定
し、読取り動作が可能であれば、回線制御LSIで
組立てられた回線側の受信データを読取り、メモ
リ２内の回線毎に対応したエリアに書込むとい
う、共通制御部１のマイクロ・プログラムがデー
タ１バイトの転送毎に介在するような転送形式の
ことをいう。
また、DMAモードとは、回線制御LSI４１−
１〜４１−ｍとメモリ２との間にダイレクトメモ
リアクセスコントローラ（以下、DMA制御回路
と称す。）を設け、該DMA制御回路が共通制御
部１から転送データの先頭アドレスおよび終了ア
ドレス又は転送バイト数の指示を受け、回線制御
LSIが送信側であれば、該回線制御LSIの送信要
求端子に送信要求信号が出力されることにより、
メモリ２の前記指定された先頭アドレスより順次
アドレスを「＋１」しながら読出し、回線制御
LSIに該データを書込み、また、回線制御LSIが
受信側であれば、該回線制御LSIの受信完了表示
端子に受信完了表示信号（又は読取要求信号）が
出力されることにより、メモリ２の前記指定され
た先頭アドレスより順次「＋１」しながら、該回
線制御LSIより読出した受信データを該当アドレ
スに書込むという、マイクロ・プログラムで
DMA制御回路に転送データの先頭アドレスと終
了アドレス又は転送バイト数を指示するのみでデ
ータ転送を行なうような転送形式のことをいう。
１〜４１−ｍとメモリ２との間にダイレクトメモ
リアクセスコントローラ（以下、DMA制御回路
と称す。）を設け、該DMA制御回路が共通制御
部１から転送データの先頭アドレスおよび終了ア
ドレス又は転送バイト数の指示を受け、回線制御
LSIが送信側であれば、該回線制御LSIの送信要
求端子に送信要求信号が出力されることにより、
メモリ２の前記指定された先頭アドレスより順次
アドレスを「＋１」しながら読出し、回線制御
LSIに該データを書込み、また、回線制御LSIが
受信側であれば、該回線制御LSIの受信完了表示
端子に受信完了表示信号（又は読取要求信号）が
出力されることにより、メモリ２の前記指定され
た先頭アドレスより順次「＋１」しながら、該回
線制御LSIより読出した受信データを該当アドレ
スに書込むという、マイクロ・プログラムで
DMA制御回路に転送データの先頭アドレスと終
了アドレス又は転送バイト数を指示するのみでデ
ータ転送を行なうような転送形式のことをいう。
（発明が解決しようとする問題点）
しかしながら、前記２つの転送形式にはそれぞ
れ、次のよう問題点がある。
れ、次のよう問題点がある。
プログラム・モードの場合、回線制御LSIの動
作時間が共通制御部１のマイクロ・プログラム１
ステツプの動作時間に比べて長いため、該回線制
御LSIのステータス・レジスタの読出し、データ
の読出し又は書込みの一動作毎にマイクロ・プロ
グラムの応答待ちステツプが発生し、マイクロ・
プログラムの処理能力が低下する。
作時間が共通制御部１のマイクロ・プログラム１
ステツプの動作時間に比べて長いため、該回線制
御LSIのステータス・レジスタの読出し、データ
の読出し又は書込みの一動作毎にマイクロ・プロ
グラムの応答待ちステツプが発生し、マイクロ・
プログラムの処理能力が低下する。
また、DMAモードの場合、回線数が増すこと
により回線制御LSIが増加し、必然的に、DMA
制御回路又はDMALSIが増加する。
により回線制御LSIが増加し、必然的に、DMA
制御回路又はDMALSIが増加する。
DMALSIを使用する場合は、DMALSI配下に
収容する回線制御LSIの数がLSIの仕様として決
まつているため、それ以上の収容数の場合は、
DMALSIをビルデイングブロツク型式で接続す
ることが考えられるが、回線数が増減する場合、
余分な回路が発生する。
収容する回線制御LSIの数がLSIの仕様として決
まつているため、それ以上の収容数の場合は、
DMALSIをビルデイングブロツク型式で接続す
ることが考えられるが、回線数が増減する場合、
余分な回路が発生する。
また、マイクロ・プログラムの管理外でデータ
転送を行なうため、メモリ２上で共通制御部１と
の衝突を防ぐための競合回路、もしくはデータ転
送中はマイクロ・プログラムを停止させる回路が
必要となり、回路も繁雑となり、メモリ２内のデ
ータ管理においては、マイクロ・プログラムがデ
ータ転送に介在しないため、管理データ等を１つ
のデータのまとまりの中に挿入するのは困難とな
る。
転送を行なうため、メモリ２上で共通制御部１と
の衝突を防ぐための競合回路、もしくはデータ転
送中はマイクロ・プログラムを停止させる回路が
必要となり、回路も繁雑となり、メモリ２内のデ
ータ管理においては、マイクロ・プログラムがデ
ータ転送に介在しないため、管理データ等を１つ
のデータのまとまりの中に挿入するのは困難とな
る。
本発明は前述した２つの転送形式のうち、
DMAモードによる転送方式の問題点を除去し、
適切なハード量で構成でき、優れた処理能力を有
するデータ転送方式を実現することを目的とす
る。
DMAモードによる転送方式の問題点を除去し、
適切なハード量で構成でき、優れた処理能力を有
するデータ転送方式を実現することを目的とす
る。
（問題点を解決するための手段）
本発明では前記問題点を解決するため、それぞ
れ回線制御LSIを有し且つ各回線毎に対応して設
けられた複数の回線ユニツト装置を、共通バスを
介して、マイクロ・プログラムを内蔵した共通制
御部おびメモリに接続してなる通信制御装置にお
いて、共通バスに接続され且つ回線制御LSIで送
信する１バイトの送信データを格納する送信バツ
フアと、共通バスに接続され且つ回線制御LSIで
受信した１バイトの受信データを格納する受信バ
ツフアとを、各回線ユニツト装置のそれぞれに対
応して回線制御LSIの外に設けるとともに、共通
制御部のマイクロ・プログラムの１ステツプ毎
に、送信バツフア又は受信バツフアを介した回線
制御LSIとメモリとの間のデータ転送を制御する
手段と、回線制御LSIからの各種の要求信号を共
通制御部に読み取らせる手段とを設け、回線制御
LSIをダイレクトメモリアクセス・モードに設定
し、前記要求信号に応じてマイクロ・プログラム
のステツプを進め、回線制御LSIに対するデータ
の読出し又は書込みを１バイト単位で行なうよう
になした。
れ回線制御LSIを有し且つ各回線毎に対応して設
けられた複数の回線ユニツト装置を、共通バスを
介して、マイクロ・プログラムを内蔵した共通制
御部おびメモリに接続してなる通信制御装置にお
いて、共通バスに接続され且つ回線制御LSIで送
信する１バイトの送信データを格納する送信バツ
フアと、共通バスに接続され且つ回線制御LSIで
受信した１バイトの受信データを格納する受信バ
ツフアとを、各回線ユニツト装置のそれぞれに対
応して回線制御LSIの外に設けるとともに、共通
制御部のマイクロ・プログラムの１ステツプ毎
に、送信バツフア又は受信バツフアを介した回線
制御LSIとメモリとの間のデータ転送を制御する
手段と、回線制御LSIからの各種の要求信号を共
通制御部に読み取らせる手段とを設け、回線制御
LSIをダイレクトメモリアクセス・モードに設定
し、前記要求信号に応じてマイクロ・プログラム
のステツプを進め、回線制御LSIに対するデータ
の読出し又は書込みを１バイト単位で行なうよう
になした。
（作用）
本発明によれば、受信時には回線制御LSIにお
ける１バイトの受信データが組立てられた時の要
求信号により、また、送信時には回線に送出する
１バイトのデータの要求信号により、共通制御部
のマイクロ・プログラムのステツプが進み、受信
バツフア又は送信バツフアを介して、１バイト毎
のデータ転送がなされる。
ける１バイトの受信データが組立てられた時の要
求信号により、また、送信時には回線に送出する
１バイトのデータの要求信号により、共通制御部
のマイクロ・プログラムのステツプが進み、受信
バツフア又は送信バツフアを介して、１バイト毎
のデータ転送がなされる。
（実施例）
第１図は本発明の一実施例を示すもので、図
中、従来例と同一構成部分は同一符号をもつて表
わす。即ち、１は共通制御部、２はメモリ、３は
共通バス、４ａ−１〜４ａ−ｍは回線ユニツト装
置、５は回線制御部、６は情報選択回路、７は回
線選択回路、８は走査（スキヤン）回路、４１−
１〜４１−ｍは回線制御LSI、４２−１〜４２−
ｍは読出し書込み制御回路、４３−１〜４３−ｍ
は送信バツフア、４４−１〜４４−ｍは受信バツ
フアである。
中、従来例と同一構成部分は同一符号をもつて表
わす。即ち、１は共通制御部、２はメモリ、３は
共通バス、４ａ−１〜４ａ−ｍは回線ユニツト装
置、５は回線制御部、６は情報選択回路、７は回
線選択回路、８は走査（スキヤン）回路、４１−
１〜４１−ｍは回線制御LSI、４２−１〜４２−
ｍは読出し書込み制御回路、４３−１〜４３−ｍ
は送信バツフア、４４−１〜４４−ｍは受信バツ
フアである。
共通制御部１は、マイクロ・プログラムを内蔵
し、共通バス３によりメモリ２および回線ユニツ
ト装置４ａ−１〜４ａ−ｍ内の送信バツフア４３
−１〜４３−ｍ、受信バツフア４４−１〜４４−
ｍに接続され、回線制御LSI４１−１〜４１−ｍ
は、送信バツフア４３−１〜４３−ｍおよび受信
４４−１〜４４−ｍに直接接続されている。ま
た、共通制御部１のマイクロ・プログラムにより
直接制御される回線制御部５と、回線ユニツト装
置の回線制御LSI４１−１〜４１−ｍとは制御信
号線により接続される。回線制御LSI４１−１〜
４１−ｍは該回線制御部５と共通制御部１とか
ら、共通バス３を介して送出されてくるデータに
より制御される。
し、共通バス３によりメモリ２および回線ユニツ
ト装置４ａ−１〜４ａ−ｍ内の送信バツフア４３
−１〜４３−ｍ、受信バツフア４４−１〜４４−
ｍに接続され、回線制御LSI４１−１〜４１−ｍ
は、送信バツフア４３−１〜４３−ｍおよび受信
４４−１〜４４−ｍに直接接続されている。ま
た、共通制御部１のマイクロ・プログラムにより
直接制御される回線制御部５と、回線ユニツト装
置の回線制御LSI４１−１〜４１−ｍとは制御信
号線により接続される。回線制御LSI４１−１〜
４１−ｍは該回線制御部５と共通制御部１とか
ら、共通バス３を介して送出されてくるデータに
より制御される。
また、回線制御LSI４１−１〜４１−ｍの
DMA制御端子信号は情報選択回路６に接続さ
れ、共通制御部１より指示された回線選択情報を
保持している回線選択回路７からの情報により、
情報選択回路６において、回線制御LSI４１−１
〜４１−ｍのDMA制御端子信号を回線毎に選択
し、スキヤン回路８により共通制御部１にて読取
る。
DMA制御端子信号は情報選択回路６に接続さ
れ、共通制御部１より指示された回線選択情報を
保持している回線選択回路７からの情報により、
情報選択回路６において、回線制御LSI４１−１
〜４１−ｍのDMA制御端子信号を回線毎に選択
し、スキヤン回路８により共通制御部１にて読取
る。
ここで、前記回線制御部５は、共通制御部のマ
イクロ・プログラムの１ステツプ毎に、回線制御
LSIとメモリとの間のデータ転送を直接制御する
手段を構成し、また、情報選択回路６，回線選択
回路７，スキヤン回路８は、回線制御LSIからの
各種の要求信号を共通制御部に直接読み取らせる
手段を構成する。
イクロ・プログラムの１ステツプ毎に、回線制御
LSIとメモリとの間のデータ転送を直接制御する
手段を構成し、また、情報選択回路６，回線選択
回路７，スキヤン回路８は、回線制御LSIからの
各種の要求信号を共通制御部に直接読み取らせる
手段を構成する。
次に動作について説明する。
まず、共通制御部１から共通バス３に回線制御
LSIの制御データを送出し、同時に回線制御部５
を起動し、回線制御LSIに動作モード（DMAモ
ード）の指示を行なう。
LSIの制御データを送出し、同時に回線制御部５
を起動し、回線制御LSIに動作モード（DMAモ
ード）の指示を行なう。
受信時において、回線制御LSI、例えば４１−
１は１バイトのキヤラクタを組立て終わると、
DMA制御端子信号のうち、１バイト受信完了表
示信号をオンする。回線選択回路７により、情報
選択回路６に回線制御LSI４１−１の回線がセツ
トされると、回線制御LSI４１−１のDMA制御
端子信号がスキヤン回路８にセツトされ、該
DMA制御端子信号は共通制御部１で読取られ
る。共通制御部１は回線制御LSI４１−１で１バ
イトの回線データが組上がつたことを認識し、ま
た、回線ユニツト装置４ａ−１では読出し書込み
制御回路４２−１において、前記１バイト受信完
了表示信号がオンしたことにより、回線制御LSI
４１−１から受信データを読出し、受信バツフア
４４−１に読取つておく。
１は１バイトのキヤラクタを組立て終わると、
DMA制御端子信号のうち、１バイト受信完了表
示信号をオンする。回線選択回路７により、情報
選択回路６に回線制御LSI４１−１の回線がセツ
トされると、回線制御LSI４１−１のDMA制御
端子信号がスキヤン回路８にセツトされ、該
DMA制御端子信号は共通制御部１で読取られ
る。共通制御部１は回線制御LSI４１−１で１バ
イトの回線データが組上がつたことを認識し、ま
た、回線ユニツト装置４ａ−１では読出し書込み
制御回路４２−１において、前記１バイト受信完
了表示信号がオンしたことにより、回線制御LSI
４１−１から受信データを読出し、受信バツフア
４４−１に読取つておく。
次に共通制御部１では、受信バツフア４４−１
に保持されている組上がつた回線データを読取る
ために、回線ユニツト装置４ａ−１を指定し、共
通バス３経由で受信バツフア４４−１を読取り、
該読取りデータをメモリ２の該当する回線対応の
エリアに書込む。
に保持されている組上がつた回線データを読取る
ために、回線ユニツト装置４ａ−１を指定し、共
通バス３経由で受信バツフア４４−１を読取り、
該読取りデータをメモリ２の該当する回線対応の
エリアに書込む。
送信時においては、回線制御LSI、例えば４１
−１に動作モード（DMAモード）が設定された
時点で、回線に送出するデータを要求する送信要
求が、受信時と同じくDMA制御端子信号内でオ
ンする。
−１に動作モード（DMAモード）が設定された
時点で、回線に送出するデータを要求する送信要
求が、受信時と同じくDMA制御端子信号内でオ
ンする。
情報選択回路６で選択された送信要求信号は、
スキヤン回路８を経て共通制御部１で読取られ
る。共通制御部１は送信要求を検出すると、メモ
リ２の該当する回線対応のエリアより送信データ
を１バイト読出し、共通バス３を介して、回線ユ
ニツト装置４ａ−１の送信バツフア４３−１に書
込む。
スキヤン回路８を経て共通制御部１で読取られ
る。共通制御部１は送信要求を検出すると、メモ
リ２の該当する回線対応のエリアより送信データ
を１バイト読出し、共通バス３を介して、回線ユ
ニツト装置４ａ−１の送信バツフア４３−１に書
込む。
回線ユニツト装置４ａ−１では、読出し書込み
制御回路４２−１において、回線制御LSI４１−
１の送信要求があり、送信バツフア４３−１に送
信データが書込まれたことにより、送信バツフア
４３−１に保持されている送信データを回線制御
LSI４１−１に書込む。而して、回線制御LSI４
１−１は回線側にデータを送出する。
制御回路４２−１において、回線制御LSI４１−
１の送信要求があり、送信バツフア４３−１に送
信データが書込まれたことにより、送信バツフア
４３−１に保持されている送信データを回線制御
LSI４１−１に書込む。而して、回線制御LSI４
１−１は回線側にデータを送出する。
このように前記実施例によれば、回線制御LSI
とメモリとの間のDMA転送機能をマイクロ・プ
ログラムに肩代わりさせることにより、
DMALSIを用いた場合のような無駄な回路をな
くすことができ、回線制御LSIからのデータの読
出しおよび書込みがマイクロ・プログラムの負担
にならぬよう回線制御LSIの外に送信および受信
バツフアを設けること、およびデータ転送を回線
制御部で制御することにより、マイクロ・プログ
ラムの処理能力の向上を図ることができ、さらに
送受信データの転送にマイクロ・プログラムが１
バイト毎に介在するので、メモリ上でのデータ管
理が容易となる。
とメモリとの間のDMA転送機能をマイクロ・プ
ログラムに肩代わりさせることにより、
DMALSIを用いた場合のような無駄な回路をな
くすことができ、回線制御LSIからのデータの読
出しおよび書込みがマイクロ・プログラムの負担
にならぬよう回線制御LSIの外に送信および受信
バツフアを設けること、およびデータ転送を回線
制御部で制御することにより、マイクロ・プログ
ラムの処理能力の向上を図ることができ、さらに
送受信データの転送にマイクロ・プログラムが１
バイト毎に介在するので、メモリ上でのデータ管
理が容易となる。
（発明の効果）
以上説明したように本発明によれば、共通バス
に接続され且つ回線制御LSIで送信する１バイト
の送信データを格納する送信バツフアと、共通バ
スに接続され且つ回線制御LSIで受信した１バイ
トの受信データを格納する受信バツフアとを、各
回線ユニツト装置のそれぞれに対応して回線制御
LSIの外に設けるとともに、共通制御部のマイク
ロ・プログラムの１ステツプ毎に、送信バツフア
又は受信バツフアを介した回線制御LSIとメモリ
との間のデータ転送を制御する手段と、回線制御
LSIからの各種の要求信号を共通制御部に読み取
らせる手段とを設け、回線制御LSIをダイレクト
メモリアクセス・モードに設定し、前記要求信号
に応じてマイクロ・プログラムのステツプを進
め、回線制御LSIに対するデータの読出し又は書
込みを１バイト単位で行なうようになしたため、
回線制御LSIとメモリとの間のDMA転送機能を、
共通制御部のマイクロ・プログラムにその処理能
力を低下させることなく肩代わりさせることがで
き、DMALSIを用いた場合のような無駄な回路
をなくすことができるとともに、送受信データの
転送にマイクロ・プログラムが１バイト単位毎に
介在するので、メモリ上でのデータ管理が容易に
なる等の利点がある。
に接続され且つ回線制御LSIで送信する１バイト
の送信データを格納する送信バツフアと、共通バ
スに接続され且つ回線制御LSIで受信した１バイ
トの受信データを格納する受信バツフアとを、各
回線ユニツト装置のそれぞれに対応して回線制御
LSIの外に設けるとともに、共通制御部のマイク
ロ・プログラムの１ステツプ毎に、送信バツフア
又は受信バツフアを介した回線制御LSIとメモリ
との間のデータ転送を制御する手段と、回線制御
LSIからの各種の要求信号を共通制御部に読み取
らせる手段とを設け、回線制御LSIをダイレクト
メモリアクセス・モードに設定し、前記要求信号
に応じてマイクロ・プログラムのステツプを進
め、回線制御LSIに対するデータの読出し又は書
込みを１バイト単位で行なうようになしたため、
回線制御LSIとメモリとの間のDMA転送機能を、
共通制御部のマイクロ・プログラムにその処理能
力を低下させることなく肩代わりさせることがで
き、DMALSIを用いた場合のような無駄な回路
をなくすことができるとともに、送受信データの
転送にマイクロ・プログラムが１バイト単位毎に
介在するので、メモリ上でのデータ管理が容易に
なる等の利点がある。
第１図は本発明方式の一実施例を示すブロツク
図、第２図は従来のデータ転送方式を示すブロツ
ク図である。 １…共通制御部、２…メモリ、３…共通バス、
４ａ−１〜４ａ−ｍ…回線ユニツト装置、５…回
線制御部、６…情報選択回路、７…情報選択回
路、８…スキヤン回路、４１−１〜４１−ｍ…回
線制御LSI、４２−１〜４２−ｍ…読出し書込み
制御回路、４３−１〜４３−ｍ…送信バツフア、
４４−１〜４４−ｍ…受信バツフア。
図、第２図は従来のデータ転送方式を示すブロツ
ク図である。 １…共通制御部、２…メモリ、３…共通バス、
４ａ−１〜４ａ−ｍ…回線ユニツト装置、５…回
線制御部、６…情報選択回路、７…情報選択回
路、８…スキヤン回路、４１−１〜４１−ｍ…回
線制御LSI、４２−１〜４２−ｍ…読出し書込み
制御回路、４３−１〜４３−ｍ…送信バツフア、
４４−１〜４４−ｍ…受信バツフア。
Claims (1)
- 【特許請求の範囲】 １ それぞれ回線制御LSIを有し且つ各回線毎に
対応して設けられた複数の回線ユニツト装置を、
共通バスを介して、マイクロ・プログラムを内蔵
した共通制御部およびメモリに接続してなる通信
制御装置において、 共通バスに接続され且つ回線制御LSIで送信す
る１バイトの送信データを格納する送信バツフア
と、共通バスに接続され且つ回線制御LSIで受信
した１バイトの受信データを格納する受信バツフ
アとを、各回線ユニツト装置のそれぞれに対応し
て回線制御LSIの外に設けるとともに、 共通制御部のマイクロ・プログラムの１ステツ
プ毎に、送信バツフア又は受信バツフアを介した
回線制御LSIとメモリとの間のデータ転送を制御
する手段と、 回線制御LSIからの各種の要求信号を共通制御
部に読み取らせる手段とを設け、 回線制御LSIをダイレクトメモリアクセス・モ
ードに設定し、前記要求信号に応じてマイクロ・
プログラムのステツプを進め、回線制御LSIに対
するデータの読出し又は書込みを１バイト単位で
行なうようになした ことを特徴とする擬似DMA方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074352A JPS62232057A (ja) | 1986-04-02 | 1986-04-02 | 擬似ｄｍａ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61074352A JPS62232057A (ja) | 1986-04-02 | 1986-04-02 | 擬似ｄｍａ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62232057A JPS62232057A (ja) | 1987-10-12 |
| JPH0471224B2 true JPH0471224B2 (ja) | 1992-11-13 |
Family
ID=13544645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61074352A Granted JPS62232057A (ja) | 1986-04-02 | 1986-04-02 | 擬似ｄｍａ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62232057A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2599971B2 (ja) * | 1988-08-02 | 1997-04-16 | 富士通株式会社 | 通信プロセッサのバス異常検出処理方式 |
| JP2814132B2 (ja) * | 1990-03-15 | 1998-10-22 | 株式会社日立製作所 | マルチチャネル通信処理装置 |
-
1986
- 1986-04-02 JP JP61074352A patent/JPS62232057A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62232057A (ja) | 1987-10-12 |
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