JPH03180959A - インターフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置における周辺装置のインターフ
ェース回路に関する。

〔従来の技術〕

従来、同一クロック系の間のインターフェースは、高速
にデータを転送するバースト転送モードで動作を実行し
、他系クロック系間のインターフェースは、データの授
受が確実なシングル転送モードを実行していた。

従来の５Ｃ８Ｉに類似したインターフェースでは、第６
図（ａ）、　（ｂ）の波形図に示したようにターゲット
側の転送速度を見込んで調整しているため、そのターゲ
ットを変更すると、第６図（ｂ）のようなデータの抜は
落ちＢや、第６図（ａ）のようなデータの空読みＡを生
じる。

〔発明が解決しようとする課題〕

上述した従来のバースト転送モードは、高速転送モード
などで転送速度の遅いシングル転送モードと接続するに
は、■　シングル転送モードのインターフェースをバー
スト転送モードで実行させると、シングル転送モード側
の装置でのデータ授受が完了せず、■　バースト転送モ
ードのインターフェースをシングル転送モードで実行さ
せるとバースト転送モードの転送能力が減少し、システ
ム性能を低下させるという欠点があった。

本発明の目的は、高速にデータを転送するバースト転送
モードのインターフェースと、シングル転送モードで動
作するインターフェースとを両者の転送速度差を吸収で
きるだけの容量を有するＦＩＦＯメモリを、それぞれの
データ転送方向について設けることにより、システム性
能を落すことなく接続できるようにしたインターフェー
ス回路を提供することにある。

〔課題を解決するための手段〕

本発明の構成は、ハンドシェイクによるデータ転送のシ
ングル転送モードで動作する第１のインターフェースと
、バースト転送モードで動作するインターフェースとを
接続するインターフェース回路に於いて、高速データ転
送時に前記シングル転送モードのインターフェースと、
前記バースト転送モードのインターフェースの転送速度
を緩衝するように、データの転送方向に応じてデータを
格納するそれぞれ独立したＦＩＦＯメモリと、データ転
送制御系からのコマンドを受けてデータ転送系の読出し
／書込みのコマンドを識別するコマンド識別回路と、こ
のコマンド識別回路かラノ動作指示信号を受けて前記Ｆ
ＩＦＯメモリを使用したデータバスに切換えるデータバ
ス切換回路とを有することを特徴とする。

〔実施例〕

次に、本発明について図面を用いて説明する。

第１図は本発明の一実施例のブロック図であり、シング
ルモードで動作するインターフェースに５Ｃ８Ｉインタ
ーフエース８と、バースト転送モードを有するインター
フェースを５Ｃ８Ｉに類似したインターフェース７とが
あるとする。

５Ｃ３Ｉインターフエースに類似したインターフェース
７はデータ要求信号入力端とデータ応答出力端がそれぞ
れホスト側データ要求信号線７０１゜データ応答信号線
７０２によってＦＩＦＯメモリ制御回路５のホスト側Ｒ
ＥＱ信号出力端、ＡＣＫ信号入力端に接続されている。

また、５Ｃ８Ｉに類似したインターフェース７のＣ／Ｄ
信号出力端、Ｉ１０信号入力端のそれぞれにτ／Ｄ信号
線７０３とＩ１０信号線７０４によって接続されている
。

また、５Ｃ８Ｉに類似したインターフェース７のデータ
線入出力端子群とデータバス切換回路３のホスト側入出
力端へデータバス信号線群００１によって接続され、Ｆ
ＩＦＯメモリ制御回路５の周辺装置側ＲＥＱ信号入力端
は、５Ｃ８Ｉインターフエース８の出力端とコマンド認
識回路６のＲＥＱ信号入力端とをそれぞれＲＥＱ信号線
８０１で結ばれており、Ｆ工ＦＯメモリ制御回路５の周
辺装置側ＡＯＫ信号出力端とコマンド認識回路６のτ百
Ｘ信号入力端と５Ｃ８Ｉインターフエース８のＡＣＫ信
号入力端とはデータ応答信号線（ＡＣＫ信号線）８０２
によって接続され、また、ＦＩＦＯメ５ モリ制御回路５の書き込み用ＦＩＦＯメモリリード信号
出力端とライト信号出力、空フラグ入力端と、書き込み
用ＦＩＦＯメモリ１の読み出し信号入力端、書き込み信
号入力端そして空フラグ信号出力端とは、それぞれ読出
し信号線５０１、書き込み信号線５０２および空フラグ
信号線５０３で結ばれている。

同様に、読出し用ＦＩＦＯメモリ２の読み出信号入力端
、書込み信号入力端、空フラグ信号出力端およびハーフ
フラグ信号出力端と、ＦＩＦＯメモリ制御回路５の読出
し用ＦＩＦＯメモリ読出し信号出力端、書き込み信号出
力端、空フラグ信号入力端、ハーフフラグ信号入力端に
それぞれ読出し信号線５０４、書込み信号線５０５、空
フラグ信号線５０６およびハーフラグ信号線５０７で結
ばれている。

コマンド認識回路６のデータイン信号、データアウト信
号、バイパス信号それぞれの出力端からデータイン信号
線６０１．データアウト信号線６０２、バイパス信号線
６０３によってＦＩＦＯ６一 メモリ制御回路５．データバス選択回路３，４に結ばれ
ている。

データバス選択回路３のバイパスデータ線群入出力端は
、データバス００２によってデータバス選択回路４のバ
イパスデータ線群入出力端に接続され、データバス選択
回路３の読出しデータ出端子群から読出しデータ線群１
０１によって書込み用ＦＩＦＯメモリ１のデータ入力端
に接続され、読出し用ＦＩＦＯメモリ２のデータ出力端
子群からデータバス選択回路３の読出しデータ入力端子
群に読出しデータ信号線群２０１によって接続されてい
る。

データバス選択回路４の読出しデータ出力端子群と読出
し用ＦＩＦＯメモリのデータ入力端子群に読出しデータ
線群２０２によって接続され、書込み用ＦＩＦＯメモリ
のデータ出力端子とデータバス選択回路４の入力端子群
と書込みデータ線群１０２で結ばれ、５Ｃ８Ｉインター
フエース８のデータ入出力端子群とコマンド認識回路６
のコマンド入力端子群と選択回路４０入出力端子と接続
されている。

通常の５Ｃ３Ｉバスでは情報の転送は、コマンドフェー
ズ、データフェーズ、ステータスフェーズの順に行われ
、それぞれの場合５Ｃ８Ｉ制御信号である丁１０．て／
Ｄ、ＭＳＧ、ＳＥＬ信号がそれぞれ第１表の通りになっ
ている。ここで、信号はロウアクティブ、すなわち「１
」がロウとなっている。

第１表 また、データの転送は、第２図（ａ）、　（ｂ）に示し
たように、周辺装置からのＲＥＱ信号８０１とホスト側
からのＡＣＫ信号７０２によってハンドシェイクで行わ
れる。これに対し、従来のＳＣ８Ｉに類似したインター
フェースでは、第６図で示しタヨウニターゲット側の転
送速度を見込んでいるためターゲットを変更するとデー
タの抜は落ち、データの空読みが生じる。

本実施例では、５Ｃ８Ｉに類似したインターフェース７
から出力されるＣ／Ｄ信号７ｏ３．丁１０信号７０４を
コマンド認識回路６に入力して、データバスからのコマ
ンドを待つ。同時に、５Ｃ８Ｉインターフエース８はこ
のＣ／Ｄ信号７０３．Ｉ１０信号７０４を受けると、５
Ｃ８Ｉに類似したインターフェース７へＲＥＱ信号８０
１を出しコマンドを要求する。ＦＩＦＯ制御回路５は、
このＲＥＱ信号８０１を受げると現在ＦＩＦＯは用いら
れていないのでこの信号をそのままホスト側ＲＥＱ信号
７０１として出力して５Ｃ８Ｉインターフエースに類似
したインターフェース７に送る。これを受けたインター
フェース７は、コマンドをデータ信号線群００１に送出
して、ホスト側ＡＣＫ信号７０２を送出する。これを受
けたＦＩＦＯ制御回路５はＦＩＦＯメモリがバイパスサ
しているので、この信号７０２を直接ＡＣＫ信号９− ８０２として５Ｃ３Ｉインターフエース８とコマンド認
識回路６へ送出する。

コマンド認識回路６は、Ｃ／Ｄ信号７０３．Ｉ１０信号
７０４を受けてコマンドフェーズであることを認識し、
ＡＣＫ信号８０２を受けてコマンドがデータバス上に存
在すること理解する。この際コマンド認識回路からはＦ
ＩＦＯメモリを用いずデータをバイパスさせるバイパス
信号６０３が出力されているので、データバス選択回路
３，４はデータバスを００１〜００３に接続しているた
め、データ線群００３からコマンド認識回路６はコマン
ドを入力して次のデータフェーズでＦＩＦＯを用いるか
、あるいはバイパスさせるかを決定して次のデータフェ
ーズを待つ。この時入力したコマンドが、ＲＥＡＤコマ
ンド、あるいはＷＲＩＴＥコマンドの時は、それぞれ読
出し用ＦＩＦＯメモリ２あるいは書込み用ＦＩＦＯメモ
リ１を用い、その他の場合はすべてバイパスさせる。

コマンドの送出が終了すると、５Ｃ３Ｉに類似したイン
ターフェース７は、Ｃ／Ｄ信号７０３゜１０− Ｔ／○信号７０４を変えて、データフェーズに移る。こ
の信号を入力すると、コマンド認識回路は先のコマンド
に基いてＲＥＡＤコマンドの時はデータイン信号６０１
を、、ＷＲＩＴＥコマンドの時はデータアウト信号６０
２を、それ以外のすべてのフェーズ、コマンドの時には
バイパス信号６０３を出力する。

まず、バイパス信号６０３が出力された場合、ＦＩＦＯ
制御回路５は５Ｃ８Ｉインターフエース８からの冨「頁
信号８０１を直接ホスト側のＲＥＱ信号３０１として出
力し、同様に５Ｃ８Ｉに類似したインターフェース７か
らのホスト側のＡＣＫ信号７０２は直接ＡＣＫ信号８０
２として出力し５Ｃ８Ｉインターフエースへ送る。

この時、データバス選択回路３はホスト側データ線群０
０１とバイパスデータ線群００２とを結び、またデータ
バス選択回路４はバイパスデータ線群００２と５Ｃ８Ｉ
デ一タ線群００３とを結び、５Ｃ８Ｉと類似したインタ
ーフェース７と５Ｃ８Ｉインターフエース８とを直接結
んでＰＩＦＯを用いない。

次に、データイン信号６０１が出力された場合、まずデ
ータバス選択回路３，４は読出し用ＦＩＦＯメモリにデ
ータ信号線群２０１，２０２で結び、またＦＩＦＯメモ
リ制御回路５はＲＥＱ信号８０１をＦＩＦＯのアクセス
タイム分だけの遅延させた信号をＡＣＫ信号８０２とし
て返えすようにする。

第３図の波形図のように、ＲＢＱ信号８０１を読出し用
ＦＩＦＯメモリ書き込み制御信号５０４として出力して
同時にデータバス１０２からの読出しデータをＦＩＦＯ
メモリ２へ書き込む。ここでは、５Ｃ８Ｉインターフエ
ース８とＦＩＦＯメモリ制御回路５との間でＲＢＱ信号
８０１．ＡＣＫ信号８０２との間でハンドシェイクが行
われ、５Ｃ８Ｉインターフエースと類似したインターフ
ェース７とは無関係に読出しＦＩＦＯメモリ２へ書込ま
れる。

この読出しＦＩＦＯメモリ２の容量の半分以上のデータ
が書き込まれると、パース転送スタート出力信号５０７
がＦＩＦＯメモリ２から出力される。このバースト転送
スタート信号５０７を受けたＦＩＦＯ制御回路５はホス
ト側ＲＥＱ信号７０１を出力し、これを受けた５Ｃ８Ｉ
に類似したインターフェース７はデータをホスト側ＡＣ
Ｋ信号７０２を出力するのと同時に同期的にデータを取
込みに来る。ＦＩＦＯ制御回路５は、ホスト側ＡＣＫ信
号７０２をＦＩＦＯメモリ２の読出し制御信号５０４と
して出力し、この信号を受けてＦＩＦＯメモリ２はデー
タを５Ｃ８Ｉに類似したインターフェース７に引き渡す
。

５Ｃ８Ｉインターフエース８からＦＩＦＯメモリ２への
データ転送は、ホスト側の５Ｃ８Ｉに類似したインター
フェース７との転送が終了する前に終了するため、ＦＩ
ＦＯメそり制御回路５は最後のデータを受けた後のＡＣ
Ｋ信号をロウに保って、ＦＩＦＯメモリ２と５Ｃ８Ｉと
類似したインターフェース７とのデータ転送が終了し、
ＦＩＦＯメモリ２の空フラグ信号５０２が出力されるま
で待ち、この後ＡＣＫ信号８０２をハイにしてデータ転
送を終了する。

３ 次に、書込み動作の場合、５Ｃ８Ｉに類似したインター
フェース７からｖ／Ｄ信号７０３．Ｔ２Ｏ信号７０４か
らデータアウトフェーズに移ったことを確認したコマン
ド認識回路６は、データアウト信号６０２を出する。こ
れを受けたデータバス選択回路３，４は書き込み用ＦＩ
ＦＯメモリ１ヘデータバスを接続するようにデータバス
線群１０１．１０２を選択する。

また、ＦＩＦＯ制御回路５はデータアウト信号６０２を
受信した状態で、ＲＥＱ信号７０１を受信すると、第４
図波形図に示したように、ホスト側ＲＥ　Ｑ信号８０１
をロウにしてホスト側ＡＣＫ信号７０２と共に、出力さ
れるデータ信号００１をＦＩＦＯメモリ１が待つことに
なる。ホスト側ＲＥＱ信号８０１を受けた５Ｃ８Ｉに類
似したインターフェース７は、ホスト側ＡＣＫ信号７０
２と共に、データをＦＩＦＯメモリ１に送出する。

また、ホスト側ＡＣＫ信号７０２を受けたＦ’ＩＦ’Ｏ
メモリ制御回路５はこの信号をＦＩＦＯメモリ書き込み
制御信号５０２として出力し、このＦＩ１４− Ｆ○メモリ書き込み制御信号５０２を受けＦＩＦ○メモ
リ１はデータを取込む。

Ｆ工ＦＯメそり制御回路５はＲＥＱ信号を受けた時に、
Ｆ工ＦＯメモリ１から出力される空フラグ信号５０３が
出ていないことを確認した上で、ＦＩＦ○メモリ１へ読
出し制御信号５０１を出力し、ＦＩＦ○メモリのアクセ
スタイム分だけ遅延された読出し制御信号５０１をＡＣ
Ｋ信号８０２として出力して、ＦＩＦＯメモリ１から出
力されたデータと共にＡＣＫ信号８０２を５Ｃ８Ｉイン
ターフエース８へ送出する。

第５図は本発明の第２の実施例のブロック図である。本
実施例は、バイパス信号６０３で２つのＦＩＦＯメモリ
１，２をリセットすることによってＦＩＦＯメモリ１，
２の入出力端子群がハイインピーダンス状態になること
を利用してデータバス選択回路を簡略化したものである
。

〔発明の効果〕

以上説明したように本発明は、シングルモード転送のイ
ンターフェースとバースト転送モードのインターフェー
スを接続するために、データの転送方向に応じたシング
ルモード転送のインターフェースとバースト転送モード
のインターフェースとの転送速度の差を緩衝できるだけ
の容量を有したＦＩＦＯメモリを用いることによって、
データ転送の時のみこのＦｌ：ＦＯメモリを介してデー
タ転送を行い、システム性能を落さずに、シングルモー
ド転送のインターフェースとバースト転送モードのイン
ターフェースを接続できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図（ａ）
、　（ｂ）、第３図および第４図は第１図の動作を説明
する波形図、第５図は本発明の第２の実施１・・・・・
・書込み用ＦＩＦＯ１２・・・・・・読出し用ＦＩＦ０
，３．４・・・・・・データバス切換回路、５・・・・
・・ＦＩＦＯ制御回路、６・・・・・・コマンド認識回
路、７・・・・・・５Ｃ８Ｉに類似したインターフェー
ス、８・・・・・５Ｃ８Ｉインターフエース、９．１０
・・・・・・バッファ、００１・・・・・・データバス
ホスト側、００２・・・・・・バイパスデータバス、０
０３・・・・・・周辺装置側データバス、１０１・・・
・・・ライト動作時ＦＩＦＯ書込みデータ線群、１０２
・・・・・・ライト動作時ＦＩＦＯ読出しデータ線群、
２０１・・・・・・リード動作時ＦＩＦＯ読出しデータ
線群、２０２・・・・・・リード動作時ＦＩＦＯ書込み
データ線群、５０１・・・・・・ライト動作時ＦＩＦＯ
読出し信号線、５０２・・・・・・ライト動作時ＦＩＦ
Ｏ書込み信号線、５０３・・・・・・ライト動作用ＦＩ
ＦＯ空フラグ信号、５０４・・・・・・リード動作時Ｆ
ＩＦＯ読出し信号線、５０５・・・・・・リード動作時
ＦＩＦＯ書込み信号線、５０６・・・・・・リード動作
用ＦＩＦＯ空フラグ信号線、５０７・・・・・・バース
ト転送スタート信号線、６０１・・・・・・データイン
信号線、６０２・・・・・・データアウト信号線、６０
３・・・・・・バイパス信号線、７０１・・・・・・ホ
スト側ＲＥＱ信号、７０２・・・・・・ホスト側ＡＣＫ
信号、８０１・・・・・・周辺側ＲＥＱ信号、８０２・
・・・・・周辺側ＡＣＫ信号、１７− ７０３・・・・・・Ｃ／Ｄ信号、 ７０４・・・・・ Ｉ１０信号線。

Claims (1)

【特許請求の範囲】
1. ハンドシェイクによるデータ転送のシングル転送モード
   で動作する第１のインターフェースと、バースト転送モ
   ードで動作するインターフェースとを接続するインター
   フェース回路に於いて、高速データ転送時に前記シング
   ル転送モードのインターフェースと、前記バースト転送
   モードのインターフェースの転送速度を緩衝するように
   、データの転送方向に応じてデータを格納するそれぞれ
   独立したＦＩＦＯメモリと、データ転送制御系からのコ
   マンドを受けてデータ転送系の読出し／書込みのコマン
   ドを識別するコマンド識別回路と、このコマンド識別回
   路からの動作指示信号を受けて前記ＦＩＦＯメモリを使
   用したデータバスに切換えるデータバス切換回路とを有
   することを特徴とするインターフェース回路。