JPH03175851A - 通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、通信制御装置に係り、また、通信制御装置の
処理の高速化に好適なメモリ素子に関するものである。

［従来の技術］ 通信制御装置では、上位のコンピュータから要求のあっ
た送信データの、伝送プロトコルに従った回線への送出
処理や、回線からの受信データの、そのプロトコルに従
った解析、および、上位コンピュータへの転送処理を行
う。

このため、送受信データを、格納するためのバッファ・
メモリを備えるが、このメモリを−・っのメモリのみ構
成すると、上位からのアクセスと回線からのアクセスと
、プロＩ・コル処理によるアクセスとの三方からアクセ
スされる３ポートメモリとしなければならない。

しかしながら、完全に独立な３ボー）〜メモリを作るこ
とは、性能やコスＩ・面で困難であるため、２ポー１−
メモリで実現する方法が通常用いらオｔでいる。

たとえば、通信の分野では、送信系と受信系は独立性が
高いことに着目して、送受信部を分むづ。

プロトコルのヘッダと情報データの格納を別々の２ポー
１〜メモリで実現する技術等が考案されている。

このような通信制御装置としては、例えば特開昭６２−
６００４４号公報記載の技術が知られている。

また、メモリの分野でも、特定用途向けのメモリの開発
も行われており、通信の入出力バッファに適したメモリ
としては、例えば日経エレク１〜口− ニクス１９８６．１−０．６　ｐ、６８，６９　ｒデー
タ通信装置の入出力バッファにうってつけの３２ＫＸ８
ピツ１へ構成大容量ＦＩＦＯメモリを発売」などに記載
されているものがある。

［発明が解決しようとする課題］ 前記従来技術によれば、データの種類毎に異なる２ポー
トメモリリが必要であり、ハードウェア量が多くなると
いう問題がある。

また、２ポートメモリとして一般の通信用のＦＩＦＯメ
モリを使用した場合は、シーケンシャル・アクセスしか
できないため、人出力バッファとしては適しているが、
プロＩ・コル処理等のランダム・アクセスを必要とする
用途への適用には問題がある。

また、２ポー１〜メモリとして、２ランダムアクセスポ
ートのメモリを使用した場合は、回路規模が増大し、ま
た、制御が複雑となり、結果、コスト上昇を招くという
問題がある。

一方、２ポー１〜メモリとのデータ転送を制御するＤＭ
ＡＣ（ダイレクトメモリアクセスコントロＲ− −ラ）や制御回路の制御線と、２ポートメモリのデータ
線を共有していたため、制御データと転送データの競合
が生し、処理効率が低下するという問題もあった。

本発明は、高速伝送に適した通信制御装置を提供するこ
とを目的とし、あわせて、該制御装置に適したメモリ素
子を提供することを１ゴ的とする。

［課題を解決するための手段］ 本発明は、前記目的を達成するために、ランダムアクセ
スメモリセルとシリアルアクセスメモリセルを有しラン
ダムアクセスポートとシリアルアクセスポート（シリア
ルアクセスメモリセルにシーケンシャルアクセスするデ
ータポー１−）を備えた、送信データを格納する送信デ
ュアルポートメモリと受信データを格納する受信デュア
ルポートメモリと、 受信および送信デュアルポートメモリにランダムアクセ
スポートもしくはシリアルアクセスポートよりアクセス
してプロ１〜コル処理を行うプロセッサと、 前記プロセッサがアクセスする各ポー１−において、プ
ロ１〜コル処理を行うプロセッサのアクセスと上位装置
のアクセスとの競合を制御する競合制御手段と、 前記プロセッサと上位装置間のデータを格納するレジス
タと、 前記プロセッサがアクセスするポートと異なるポーＩ〜
より受信デュアルポートメモリに受信データを格納し、
送信デュアルポートメモリに格納されているデータを送
信する伝送制御回路と、を有することを特徴とする第１
の通信制御装置を提供する。

また、本発明は、前記目的達成のために、ランダムアク
セスメモリセルとシリアルアクセスメモリセルを有しラ
ンダムアクセスポートとシリアルアクセスポーＩ−を備
えた、送信データを格納する送信デュアルポーＩ〜メモ
リと受信データを格納する受信デュアルポートメモリと
、 ＤＭＡ処理命令に従いランダムアクセスポートより受信
デュアルポートメモリに受信データを格納し、送信デュ
アルポートメモリに格納されているデータを送信するＤ
ＭＡコントローラを有する通信手段と、 受信および送信デュアルポートメモリにシリアルアクセ
スポートよりアクセスしてプロトコル処理を行い、かつ
、ＤＭＡコントローラを有する通信Ｌ’ＳＩに前記シリ
アルアクセスポートヘアクセスするデータバスと分離可
能なバスを通じてＤＭＡ処理命令を発行するプロセッサ
と、前記プロセッサがアクセスする各シリアルポートに
おいて、プロトコル処理を行うプロセッサのアクセスと
上位装置のアクセスとの競合を制御する競合制御手段と
１、 前記プロセッサと上位装置間のデータを格納するレジス
タと、 を有することを特徴とする第２の通信制御装置を提供す
る。

また、前記目的達成のために、本発明は、ランダムアク
セスポートよりアクセス可能なランダムアクセスメモリ
セルと、 １− 第１のシリアルアクセスポートより少なくともリードア
クセス可能な、ランダムアクセスメモリセルとデータ転
送用のバスで接続された第１のシリアルアクセスメモリ
セルと、 第１のシリアルアクセスボー１−と同一または異なる第
２のシリアルアクセスポートより少なくともライトアク
セス可能な、ランダムアクセスメモリセルと前記バスと
同一または異なるデータ転送用のバスで接続された第２
のシリアルアクセスメモリセルとを有することを特徴と
するデュアルポートメモリを提供する。

また、さらに本発明は、前記目的達成のために、の前記
２つのシリアルアクセスメモリセルを備えたデュアルポ
ートメモリと、 デュアルポートメモリにランダムポートよりアクセスし
てプロトコル処理を行うプロセッサと、ランダムボート
において、プロトコル処理を行うプロセッサのアクセス
と上位装置のアクセスとの競合を制御する競合制御手段
と、 前記プロセッサと上位装置間のデータを格納す１２− るレジスタと。

前記第１および第２のシリアルポートよリデュアルボー
トメモリにアクセスし、受信データを格納し、また、格
納されているデータを送信する伝送制御回路と、 を有することを特徴とする第３の通信制御装置を提供す
る。

また、本発明は、前記目的達成のために、送信デュアル
ポートメモリと受信データを格納する受信デュアルポー
トメモリと、 プロトコル処理を行うプロセッサと、 プロトコルを処理するプロセッサと送信デュアルポート
メモリおよび受信デュアルポートメモリにアクセスする
上位装置との間のデータを格納するレジスタと、 受信デュアルポートメモリに受信データを格納し、送信
デュアルポートメモリに格納されているデータを送信す
る手段と、受信デュアルポートメモリおよび送信デュア
ルポートメモリへの前記プロセッサのアクセスデータを
格納するレジスタと、該レジスタを介して前記プロセッ
サの受信デュアルポートメモリおよび送信デュアルポー
トメモリへのアクセスを仲介する手段を備えた伝送制御
回路と、 を有することを特徴とする第４の通信制御装置を提供す
る。

さらに、また、本発明は、前記２つのシリアルアクセス
メモリセルを備えたデュアルポートメモリと、 プロトコル処理を行うプロセッサと。

プロトコルを処理するプロセッサと上位装置との間のデ
ータを格納するレジスタと、 前記第１および第２のシリアルポートよりデュアルポー
トメモリにアクセスし、受信データを格納し、また、格
納されているデータを送信する手段と、前記デュアルポ
ートメモリへの前記プロセッサのアクセスデータを格納
するレジスタと、該レジスタを介して前記プロセッサの
前記デュアルポートメモリへのアクセスを仲介する手段
を備えた伝送制御回路と、 を有することを特徴とする第５の通信制御装置を提供す
る。

また、あわせて、本発明は、前記の通信制御装置と、該
通信制御装置を介して通信を行う−１−位装置を有する
ことを特徴とする情報処理装置を提供する。

［作　用］ 本発明に係る第１の通信制御装置によれば、プロセッサ
は受信および送信デュアルポートメモリにランダムアク
セスポー１・もしくはシリアルアクセスポートよりアク
セスしてプロトコル処理を行うが、この時、競合制御手
段は、プロセッサのアクセスと上位装置のアクセスとの
競合を制御する。

一方、前記プロセッサと」１位装置間のデータの送受は
レジスタを介して行われる。また、伝送制御回路は、前
記プロセッサがアクセスするポー１〜と異なるポートよ
り受信デュアルポー１へメモリに受信データを格納し、
送信デュアルポー１〜メモリに格納されているデータを
送信する。

また、本発明に係る第２の通信制御装置よれば、５ 通信手段は、ＤＭＡ処理命令に従いランダムアクセスポ
ートより受信デュアルポートメモリに受信データを格納
し、送信デュアルポートメモリに格納されているデータ
を送信する。一方、プロセッサは、受信および送信デュ
アルボー１〜メモリにシリアルアクセスポートよりアク
セスしてプロトコル処理を行い、かつ、Ｄ　Ｍ、　Ａコ
ン１−ローラを有する通信ＬＳＩに前記シリアルアクセ
スポーＩ・へアクセスするデータバスと分離可能なバス
を通じてＤ　Ｍ、　Ａ処理命令を発行する。また、競合
制御手段は、前記プロセッサがアクセスする各シリアル
ポートにおいて、プロトコル処理を行うプロセッサのア
クセスと上位装置のアクセスとの競合を制御する。さら
に、前記プロセッサと上位装置間のデータの送受はレジ
スタを介して行われる。

また、本発明に係るデュアルポートメモリによれば、第
１のシリアルアクセスメモリセルは第１のシリアルアク
セスポーＩ・より少なくともり一１’アクセスされ、第
２のシリアルアクセスメモリセルは、第１のシリアルア
クセスポートと同一また６− は異なる第２のシリアルアクセスポートより少なくとも
ライトアクセスされる。また、各シリアルアクセスメモ
リセルとランダムアクセスメモリセルとのデータ転送は
、同一または異なるバスで行われる。

また、さらに、本発明に係る第３の通信制御装置によれ
ば、プロセッサはデュアルポートメモリにランダムポー
トよりアクセスしてプロトコル処理を行うが、この時、
競合制御手段はプロセッサのアクセスと−１−位装置の
アクセスとの競合を制御する。一方、前記プロセッサと
上位装置間のデータの送受はレジスタを介して行われる
。また、伝送制御回路は、前記第］および第２のシリア
ルポートよりデュアルポー１〜メモリにアクセスし、受
信データを格納し、また、格納されているデータを送信
する。

また、本発明に係る第４の通信制御装置によれば、プロ
セッサと上位装置との間のデータの送受はレジスタを介
して行われる。また、伝送制御回路は、受信デュアルポ
ートメモリに受信データを格納し、送信デュアルポート
メモリに格納されているデータを送信する。また、レジ
スタに受信デュアルポートメモリおよび送信デュアルポ
ートメモリへの前記プロセッサのアクセスデータを格納
することにより、前記プロセッサの受信デュアルポート
メモリおよび送信デュアルポー１へメモリへのアクセス
を仲介する。

また、本発明に係る第５の通信制御装置によれば、プロ
セッサと上位装置との間のデータの送受はレジスタを介
して行われる。一方、伝送制御回路は、前記第１および
第２のシリアルポーＩ・よりデュアルポートメモリにア
クセスし、受信データを格納し、格納されているデータ
を送信する。また、レジスタに前記デュアルポートメモ
リへの前記プロセッサのアクセスデータを格納すること
により、前記プロセッサの前記デュアルボー１〜メモリ
へのアクセスを仲介する。

（以下余白） ［実施例］ 以下、本発明に係る通信制御装置の第１の実施例を説明
する。

第１図に本実施例に係る通信制御装置の構成を示す。

図中、１は通信制御装置、２は通信制御装置１にデータ
の送受信を要求する上位コンピュータ、３はプロトコル
処理プロセッサ、４は送信データ用デュアルポートメモ
リ、５は受信データ用デュアルポートメモリ、６ａは送
信データ用デュアルポートメモリ４用のＤＭＡ制御回路
、６ｂは受信データ用デュアルポートメモリ５用のＤＭ
Ａ制御回路、７は送信データ用デュアルポートメモリ４
用のアクセス競合制御回路、８は受信データ用デュアル
ポートメモリ５用のアクセス競合制御回路、９は送信制
御回路、１０は受信制御回路、１１はインターフェイス
レジスタである。

以下、通信制御袋ｆｉｌｌの動作を説明する。

まず、データを送信する場合の動作を説明する。

上位コンピュータ２は、競合制御回路７を介し１９− て送信データ用デコアルポー１〜メモリ４にアクセスし
、送信データを格納する。そして、その後、上位コンピ
ュータ２は、プロトコル処理プロセッサ３にインターフ
ェイスレジスタ１１を経由して送信要求を発行する。

プロトコル処理プロセッサ３は、送信要求を受け、競合
制御回路７を介して送信データ用デュアルポートメモリ
４にアクセスし、送信データにプロトコルに従ったヘッ
ダー情報等を付加する。そして、ＤＭＡ制御回路６ａに
送信起動をかける。

ＤＭＡ制御回路６ａは、シリアルポートアクセスのＤＭ
Ａ動作を行い、送信データ用デュアルポートメモリ４の
シリアルポートより送信データを出力させる。なお、デ
ュアルポートメモリのシリアルポートとは、データをシ
ーケンシャルに入力または出力するポートを言う。

シリアルポートより出力された送信データは、送信制御
回＃Ｉ！ｒ９でＤＭＡ制御回路６ａの制御信号に基づき
シリアルデータに変換され、送信回線にデータ送信が行
われる。

次に、データを受信する場合の動作を説明する。

受信回線から入力された受信データは、受信制御回路１
０によりパラレルデータに変換される。

ＤＭＡ制御回路６ｂの制御は、受信データの存在を認識
すると、受信データ用デュアルポートメモリ５のシリア
ルポート経由で受信データ用デュアルポートメモリ５に
、パラレルデータ化された受信データを格納する。

一方、受信制御回路１ｏは受信を終了したら、その旨を
ＤＭＡ制御回路６ｂ経由でプロトコル処理プロセッサ３
に通知する。プロトコル処理プロセッサ３はこれを契機
に上位コンピュータ２に受信完了を通知する。受信完了
を受けた上位コンピュータ２は、競合制御回路８を介し
て受信データ用デュアルポートメモリ５の受信データを
読みだし、受信動作を完了する。

以上のように、本実施例によれば、デュアルポートメモ
リの各ボートの独立アクセス性を利用することにより、
簡易な構成で、送信制御回路９の送信中にも、上位コン
ピュータ２のデュアルポー−ｌυ− トメモリへの送信データの格納が、そのアクセスを妨げ
られることなく行える。したがって、高速化が可能とな
る。受信についても同様の理由により高速化が可能とな
る。

次に、本実施例で使用しているＤＭＡ制御回路６ａ、６
ｂについて、説明する。

第２図にその構成を示す。

６１はプロセッサバスのデータを受は取るデータバッ、
ファ、６２はプロセッサバスのアドレスから内部のレジ
スタ選択信号を作るアドレスデコーダ、６３はプロセッ
サバスの制御信号をインターフェイスするＣＰＵ■／Ｆ
回路、６４はＤＭＡ制御信号の生成を行うＤＭＡＩ／Ｆ
回路、６５はＤＭＡのアドレス信号を生成するアドレス
レジスタ、６６はＤＭＡのデータ転送数をカウントする
バイトカウンタ、６７はプロセッサバスとＤＭＡバスを
分離するためのアドレスバッファである。

ＤＭＡ動作を実現するためには、プロ゛セッサがバス経
由でアドレスレジスタ６５とバイトカウンタ６６を設定
し、ＤＭＡＩ／Ｆ回路６４に動作モ−ドを設定してＤ　
Ｍ、　Ａ起動をかける。起動をかけられると、アドレス
バッファ６７からＤＭＡア］くレスが出力され、ＤＭＡ
動作を開始する。

以上のように、プロセッサバスとＤ　Ｍ　Ａバスが分離
して構成されているので、Ｉ）　Ｍ　Ａ動作を実現する
ために、プロセッサとデータバッファを同一バスに接続
する必要が無くなり、送信データ用デュアルポートメモ
リ４と受信データ用デュアルポートメモリ５をプロトコ
ル処理プロセッサ３のバスに接続する必要が無い。

この結果、送信データ用デュアルポートメモリ４と受信
データ用デュアルポー１へメモリ５のランダムポーＩ・
とシリアルポー１〜の独立性の有効活用が可能になる。

次に、本発明の第２の実施例を説明する。

第３図に本実施例に係る通信制御装置の構成を示す。

図中、１．２　ａは送信データ用デュアルポートメモリ
４のアクセス制御回路、１２１〕は受信データ用テュア
ルポー１−メモリ５のアクセス制御回路、３− １３はＤＭＡ機能付き送信制御回路、１４はＤ　Ｍ、　
Ａ機能付き受信制御回路である。他部は、第１実施例に
係る通信制御装置の同一・符号部と同機能部であるので
説明を省略する。

本実施例に係る通信制御装置の構成と第１実施例に係る
通信制御装置の構成の違いは、送信用デュアルボーＩ−
メモリ４と受信用デュアルポートメモリ５のシリアルポ
ーＩ〜とランダムポートの接続が回線側とプロセッサ側
で反対になっていることである。

以下１本実施例に係る通信制郵袋Ｗ］−の動作を説明す
る。

まず、上位コンピュータ２がデータ送信をする場合の動
作を説明する。−４二位コンピュータ２は競合制御回路
７を介して送信データ用デュアルポーＩ−メモリ４にア
クセスするが、この時、アクセス制御回路１２ａは、上
位コンピュータ２のアクセス形式を送信データ用デュア
ルポートメモリ４のシリアルポー１へアクセス形式に変
換することにより、」三位コンピュータ２よりの送信デ
ータ用デュ２４− アルポートメモリ４への送信データの格納を可能とする
。

その後、−上位コンピュータ２はプロトコル処理プロセ
ッサ３にインターフェイスレジスタ］１を経由して送信
要求を発行する。

プロトコル処理プロセッサ３は送信要求により、競合制
御回路７を介し、また、アクセス制御回路１２ａにより
そのアクセス形式を変換して、送信データ用デュアルポ
ートメモリ４にアクセスし、送信データにプロトフルに
従った八ツダー情報等を付加する。そして、その後、送
信制御回路１，３に送信起動をかける。

送信制御回路１３は、送信データ用デュアルポートメモ
リ４のランダムポートからＩ）　Ｍ　Ａ動作により、送
信データを出力させる。

出力された送信データは、送信制御回路１３でシリアル
データに変換され、送信回線にデータ送信が行われる。

次に、データを受信する場合の動作を説明する。

受信回線から入力された受信データは、受信制御回路１
４によりパラレルデータに変換されると共に、アクセス
制御回路］、　２　ｂによりのランダムポー１〜経由で
受信データ用デュアルボーＩ〜メモリ５に格納される。

その後、受信制御回路１−４は、受信終了をプロトコル
処理プロセッサ３に通知し、プロトコル処理プロセッサ
３はこれを契機に１−位コンピュータ２に受信完了を通
知する。

受信完了を受けた上位コンピュータ２は、まず、アクセ
ス制御回路］、　２　ｂに、受信データ用デュアルポー
トメモリ内の後述するＲＡＭセルよりＳＡ、Ｍセルへの
受信データの転送を指示する。アクセス制御回路１２ｂ
はＲＡＭセルよりＳＡＭセルへの受信データの転送を実
行する。

次に、上位コンピュータ２は、競合制御回路８を介して
受信データ用デュアルポートメモリ５にアクセスするが
、この時、アクセス制御回路１、２　ｂは上位コンピュ
ータ２のアクセスアドレスを監視し、アドレスが連続す
る間、順次、受信データをシリアルポートより１つ出力
させる。これを繰返すことにより、上位コンピュータ２
の受信データの読み出しは終了し、受信動作を完了する
。

以上のように、本実施例によれば、前記第１実施例と同
様に、上位コンピュータ２は送信制御回路１３が送信中
にも送信データの格納がアクセスを妨げられずに行える
ことになり、高速化が可能となる。受信についても同様
の理由により高速化が可能となる。

また、さらに、本実施例によれば、デュアルポートメモ
リの通信回線側をランダムアクセスポートとしたことに
より、送信および受信制御回路１２ａ、１２ｂを、市販
の、ＤＭＡ装置（ＬＳＩ）またはＤＭＡ機能付き送受信
装置（ＬＳＩ）等で構成できる効果もある。

なお、本実施例においては、上位コンピュータ２および
プロトコル処理プロセッサ３側をシリアルアクセスポー
トとしたために、上位コンピュータ２およびプロトコル
処理プロセッサ３が連続アドレスでないデータをアクセ
スする場合には、アドレス設定のオーバーヘッドが大き
くなる。しか２７− し、通信データの大部分は、連続して扱われるデータで
あるので、その影響は小さい。

以下、本発明の第３の実施例を説明する。

第４図に本実施例に係る通信制御装置の構成を示す。

図中、１５はＤＭＡ機能付き送受信ＬＳＩである。他部
は、第２実施例に係る通信制御装置の同−符号部と同機
能部であるので説明を省略する。

本実施例は、通信が、さほど高速でない場合の適用を考
えたものであり、それに応じ、本実施例に係る通信制御
装置の構成と、前記第２実施例に係る通信制御装置の構
成との間には、第２実施例に係る送信制御回路１３と受
信制御回路１４とを、本実施例においては、１つのＤＭ
Ａ機能付き送受信ＬＳ１１５で置き換えたという相違点
がある。

本実施例に係る通信制御装置１の動作は、第２実施例と
同様であるが、本実施例においては、受信データ用デュ
アルポートメモリ５および送信データ用デュアルポート
メモリ４と、通信回線とのデータ転送を、−括して、市
販のＤＭＡ機能付き＝２８− 送受信ＬＳ１１５等が、そのＤＭＡ機能を用いて半二重
的に行う。

以上のように本実施例によれば、受信データ用デュアル
ポートメモリ５および送信データ用デュアルポートメモ
リ４と、通信回線とのデータ転送を一つの送受信ＬＳＩ
で行える効果がある。

次に、第１．２および３実施例に係る通信制御装置１で
使用しているデュアルポートメモリの回路口について、
説明する。

第５図にその構成を示す。

このメモリは内部にランダムアクセスメモリセル（ＲＡ
Ｍセル）４１とシリアルアクセスセル（ＳＡＭセル）４
２を持ち、ＲＡＭセルとＳＡＭセルとは内部の幅広いデ
ータバス（通常、ＳＡＭセルの全格結語を−サイクルで
転送可能な幅）４４で接続されており、ＲＡＭセル４１
とＳＡＭセル４２とのデータ転送を、このデータバスを
用いて行う。したがって、この転送サイクル以外、ラン
ダムポートのアクセスとシリアルポートのアクセスは独
立に行える。メモリ制御回路４３は、ＲＡＭセル４１の
リードおよびライトアクセス、ＳＡＭセル４２のリード
およびライトアクセスの他、ＲＡＭセル４１とＳＡＭセ
ル４２とのデータ転送を制御する。

以上のように、本デュアルポートメモリによれば、ラン
ダムポートのアクセスとシリアルポートのアクセスは独
立に行える。

ところで、このメモリでは、ＳＡＭセルが一つしかない
ため、シリアル入力に使うとシリアル出力には使えなく
なり、第１．２および３実施例においては、送信系と受
信系それぞれにデュアルポートメモリを設けなければな
らないという回路のが残る。

そこで、この冗長性を排除できるデュアルポートメモリ
を提示する。

第６図に、このデュアルポートメモリ１６の構成を示す
。

この構成は、デュアルポートメモリにＳＡＭセルを入力
用と出力用の２つ（１６１，１６２）設けたものであり
、ＲＡ’Ｍセル１６３と各ＳＡＭセル１６１．１６２は
、異なるデータバスで接続されている。メモリ制御回路
１６４は、ＲＡＭセル］６３のリートおよびライ１〜ア
クセス、ＳＡＭセル〕６１のリード、およびＳＡＭセル
↓６２のライ１〜アクセスの他、ＲＡＭセル１６３と各
ＳＡＭセル１６１．１−６２とのデータ転送を制御する
。

すなわち、これにより、ＲＡＭセル１６３との一つのメ
モリで、シリアル入力とシリアル出力の両方を可能とす
るものである。

次に、第４の実施例として、このＳＡＭセルを２つ設け
たデュアルポートメモリ］６を用いた通信制御装置１に
ついて説明する。

本実施例に係る通信制御装置の構成を第７図に示す・ 図中、１６がＳＡＭセルを２つ設けたデュアルポートメ
モリであり、１７はＤＭＡ制御回路、１８は送受信制御
回路である。他部は、前記第１実施例に係る通信制御装
置の同−符号部と同−機能部であるので、その説明を省
略する。

本実施例は、前記した第１実施例に係る通信制＝３制 郵装置を１つのＳＡＭセルを２つ設けたデュアルポート
メモリ１６で構成したものである。

その、動作は、第１実施例に係る通信制御装置と同様で
あるが、送受信メモリが一つになるため、回路が簡略化
する。ＤＭＡ制御回路１７、送受信制御回路１８、競合
制御回路７も］−って済、構成が簡略化する。

なお、この方式でも、ランダムボートとシリアルポーＩ
〜の独立性があるため、高速化が図れる。

次に、第５の実施例について説明する。

本実施例は、前記した第１一実施例に係る通信制御装置
におけるプロトコル処理プロセッサ２の、送信および受
信デュアルポートメモリへのアクセスを回線側から行う
ようにしたものである。

本実施例に係る通信制御装置の構成を第８図に示す。

図中８０は送信用デュアルポートメモリ、８１は受信デ
ュアルポートメモリであり、前記ＳＡ、Ｍセルを２つ設
けたデュアルポートメモリまたはランダムアクセスポー
トを２つ備えたデュアルポー＝３２ １〜メモリを用いる。８２は送信制御回路、８３は受信
制御回路であり、プロトコル処理プロセッサのデュアル
ポートメモリ８０．８１へのアクセスを仲介する。他部
は、前記第１実施例に係る通信制御装置の同−符号部と
同−機能部であるので、その説明を省略する。

本実施例の動作は、前記第１実施例に係る通信制御装置
の動作と同様であるが、送信デュアルポートメモリ８０
ヘライトアクセスする場合、プロトコル処理プロセッサ
３は、送信制御回路８２内のレジスタへデータを格納し
、その送信デュアルポートメモリ８０への書き込みを送
信制御回路８２に指示する。送信制御回路は、プロトコ
ル処理プロセッサ３の指示に従い送信デュアルポートメ
モリ８ｏへ適宜レジスタのデータを書き込む。

また、プロトコル処理プロセッサ３の受信データを読み
込む場合は、受信制御回路８３は、まず、受信用デュア
ルポートメモリ８１−よりプロトコルヘッダ部分データ
を適宜受信制御回路８３内のレジスタに読み込む。また
は、回線よりの受信データを直接受信制御回路８３内の
レジスタに読み込む。そして、プロトコル処理プロセッ
サ３に受信データがある旨通知する。これを受け、プロ
トコル処理プロセッサ３はレジスタよりこのデータを読
み込む。

以上のように本実施例によれば、上位コンピュータのデ
ュアルポートメモリへのアクセスが競合なく行え、第１
実施例における競合制御回路７．８が不要になる他、プ
ロトコル処理プロセッサ３のデュアルポートメモリへの
アクセスをレジスタを介して行うため、プロトコル処理
プロセッサ３のバスとデュアルポートメモリの回線側バ
スを独立とでき、ＤＭＡ制御回路、デュアルポートメモ
リへのアクセス効率を全体として向上できる。

以上に説明したように、本実施例によれば、上位コンピ
ュタ−およびプロトコル処理プロセッサとデュアルポー
トメモリとの送受信データ転送と、デュアルポートメモ
リと伝送回線の送受信データ転送が独立に行えるため、
高速データ伝送が可能となる。

［発明の効果］ 以上のように、本発明によれば、高速伝送に適した通信
制御装置を提供することができ、また、この通信制御装
置に適したメモリ素子を提供することができる。

【図面の簡単な説明】

第１図は本発明の第１実施例に係る通信制御装置の構成
を示すブロック図、第２図は第１実施例に係るＤＭＡ制
御回路の構成を示すブロック図、第３図は本発明の第２
実施例に係る通信制御装置の構成を示すブロック図、第
４図は本発明の第３実施例に係る通信制御装置の構成を
示すブロック図、第５図はだい１．２および３実施例で
用いるデュアルポートメモリの構成を示すブロック図、
第６図は第４および第５実施例で用いるデュアルポート
メモリの構成を示すブロック図、第７図は本発明の第４
実施例に係る通信制御装置の構成を示すブロック図、第
８図は本発明の第５実施例に係る通信制御装置の構成を
示すブロック図である。 １　・通信制御装置、２・・・上位コンピュータ、３・
・・プロトコル処理プロセッサ、４・・・送信データ用
デュアルポートメモリ、５・・・受信データ用デュアル
ポートメモリ、６ａ、６ｂ・・・ＤＭＡ制御回路、７．
８・・・アクセス競合Ｉ！Ｉ＃回路、９・・・送信制御
回路、１０・・・受信制御回路、１１・・インターフェ
イスレジスタ、１２ａ、１２ｂ・・・アクセス制御回路
、１３・・・送信制御回路、１４・・・受信制御回路、
１５・・・ＤＭＡ内臓通信ＬＳ１．１７・・・バススイ
ッチ、１８・・・送受信制御回路。

Claims (1)

1. 【特許請求の範囲】 １、ランダムアクセスメモリセルとシリアルアクセスメ
   モリセルを有しランダムアクセスポートとシリアルアク
   セスポートを備えた、送信データを格納する送信デュア
   ルポートメモリと受信データを格納する受信デュアルポ
   ートメモリと、受信および送信デュアルポートメモリに
   ランダムアクセスポートもしくはシリアルアクセスポー
   トよりアクセスしてプロトコル処理を行うプロセッサと
   、 前記プロセッサがアクセスする各ポートにおいて、プロ
   トコル処理を行うプロセッサのアクセスと上位装置のア
   クセスとの競合を制御する競合制御手段と、 前記プロセッサと上位装置間のデータを格納するレジス
   タと、 前記プロセッサがアクセスするポートと異なるポートよ
   り受信デュアルポートメモリに受信データを格納し、送
   信デュアルポートメモリに格納されているデータを送信
   する伝送制御回路と、 を有することを特徴とする通信制御装置。 ２、ランダムアクセスメモリセルとシリアルアクセスメ
   モリセルを有しランダムアクセスポートとシリアルアク
   セスポートを備えた、送信データを格納する送信デュア
   ルポートメモリと受信データを格納する受信デュアルポ
   ートメモリと、ＤＭＡ処理命令に従いランダムアクセス
   ポートより受信デュアルポートメモリに受信データを格
   納し、送信デュアルポートメモリに格納されているデー
   タを送信するＤＭＡコントローラを有する通信手段と、 受信および送信デュアルポートメモリにシリアルアクセ
   スポートよりアクセスしてプロトコル処理を行い、かつ
   、ＤＭＡコントローラを有する通信ＬＳＩに前記シリア
   ルアクセスポートへアクセスするデータバスと分離可能
   なバスを通じてＤＭＡ処理命令を発行するプロセッサと
   、前記プロセッサがアクセスする各シリアルポートにお
   いて、プロトコル処理を行うプロセッサのアクセスと上
   位装置のアクセスとの競合を制御する競合制御手段と、 前記プロセッサと上位装置間のデータを格納するレジス
   タと、 を有することを特徴とする通信制御装置。 ３、ランダムアクセスポートよりアクセス可能なランダ
   ムアクセスメモリセルと、 第１のシリアルアクセスポートより少なくともリードア
   クセス可能な、ランダムアクセスメモリセルとデータ転
   送用のバスで接続された第１のシリアルアクセスメモリ
   セルと、 第１のシリアルアクセスポートと同一または異なる第２
   のシリアルアクセスポートより少なくともライトアクセ
   ス可能な、ランダムアクセスメモリセルと前記バスと同
   一または異なるデータ転送用のバスで接続された第２の
   シリアルアクセスメモリセルとを有することを特徴とす
   るデュアルポートメモリ。 ４、請求項３記載のデュアルポートメモリと、デュアル
   ポートメモリにランダムポートよりアクセスしてプロト
   コル処理を行うプロセッサと、 ランダムポートにおいて、プロトコル処理を行うプロセ
   ッサのアクセスと上位装置のアクセスとの競合を制御す
   る競合制御手段と、 前記プロセッサと上位装置間のデータを格納するレジス
   タと、 前記第１および第２のシリアルポートよりデュアルポー
   トメモリにアクセスし、受信データを格納し、また、格
   納されているデータを送信する伝送制御回路と、 を有することを特徴とする通信制御装置。 ５、送信デュアルポートメモリと受信データを格納する
   受信デュアルポートメモリと、 プロトコル処理を行うプロセッサと、 プロトコルを処理するプロセッサと送信デュアルポート
   メモリおよび受信デュアルポートメモリにアクセスする
   上位装置との間のデータを格納するレジスタと、 受信デュアルポートメモリに受信データを格納し、送信
   デュアルポートメモリに格納されているデータを送信す
   る手段と、受信デュアルポートメモリおよび送信デュア
   ルポートメモリへの前記プロセッサのアクセスデータを
   格納するレジスタと、該レジスタを介して前記プロセッ
   サの受信デュアルポートメモリおよび送信デュアルポー
   トメモリへのアクセスを仲介する手段を備えた伝送制御
   回路と、 を有することを特徴とする通信制御装置。 ６、請求項３記載のデュアルポートメモリと、プロトコ
   ル処理を行うプロセッサと、 プロトコルを処理するプロセッサと上位装置との間のデ
   ータを格納するレジスタと、 前記第１および第２のシリアルポートよりデュアルポー
   トメモリにアクセスし、受信データを格納し、また、格
   納されているデータを送信する手段と、前記デュアルポ
   ートメモリへの前記プロセッサのアクセスデータを格納
   するレジスタと、該レジスタを介して前記プロセッサの
   前記デュアルポートメモリへのアクセスを仲介する手段
   を備えた伝送制御回路と、 を有することを特徴とする通信制御装置。 ７、請求項１、２、３、５または６記載の通信制御装置
   と、該通信制御装置を介して通信を行う上位装置を有す
   ることを特徴とする情報処理装置。