JPS63204352A - デ−タ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 メインシステムと入出力システムからなるデータ処理シ
ステムに設置されるメモリ間のデータ転過方式であって
、メインプロセッサに対応するメインメモリと、入出力
プロセッサの持つ入出力メモリ間のデータ転送をリード
サイクルとライトサイクルとで実行していたのに対して
、メインプロセッサがメインメモリの内容を読取る時の
リードサイクル中に送出するアドレス、リード信号等の
情報を、入出力メモリへの書込み用情報に変換して、メ
インメモリに対するリードサイクルで入出力メモリへの
書込みも行うように構成することにより、メモリ間のデ
ータ転送効率を向上させることが可能となる。

〔産業上の利用分野〕

本発明は、データ処理システムに設置されるメモリ間の
データ転送方式に関する。

例えば、最近のワークステージ自ンはウィンドシステム
や通信システム等の高度な入出力（以下Ｉ１０と称する
）機能を備えている。

これら１７０機能ブロックからなるＩ１０システムは、
メインシステムのメインプロセッサとは別にＩ１０プロ
セッサ（以下１０Ｐと称する）を持ったインテリジェン
トなものが多く出回るようになってきている。

かかるデータ処理システムにあっては、メインプロセッ
サに対応するメインメモリ　（以下耶；Ｍａｔｎ　Ｓｔ
ｏｒａｇｅと称する）と、ＩＯＰの持つＩ１０メモリ間
のデータ転送の効率が非常に重要なものとなっている。

（従来の技術〕 第５図は従来例を説明するブロック図を示す。

このブロック図は、メインシステムと！１０システムの
概要を示し、メインシステムを処理するメインプロセッ
サｌと、メインシステム用の主記憶部をなす８３２と、
Ｉ１０メモリ３ａを有するｌ０Ｐ３と、メインシステム
に使用されるバス（ａ）と、Ｉ１０システムに使用され
るバス伽）とを具備して構成されている。

上述の２システム間にあって、？ＩＳ２から所定のデー
タをＩ１０メモリ３ａへ転送する場合、メインプロセッ
サ１はＭＳ、２のデータを読取る操作（この操作をリー
ドサイクルと称する）を行い、次にその読取ったデータ
をＩ１０メモリ３ａへ書込む操作（この操作をライトサ
イクルと称する）を行う。

〔発明が解決しようとする問題点〕

上述のように、ｌ０Ｐ３の持つＩ１０メモリ３ａや、特
別にアドレスされたバンクメモリ等のように、ＭＳ２と
は独立にアドレスされるメモリを持つデータ処理システ
ムが構成されている。

このようなデータ処理システムにあって、従来ＭＳ２中
のデータを独立にアドレスされるメモリに転送するため
には、まずＭＳ２中のデータを読取る操作を行い次にメ
モリに書込む操作を行う。

即ち、この処理の度に２サイクルを要することになる。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図は、メインシステ
ムとＩ１０システムからなるデータ処理システムの概要
を示し、その構成は第５図で説明したメインプロセッサ
１．　ＭＳ２．１１０メモリ３ａと、メインプロセッサ
１がＭＳ２の内容を読取るためのリードサイクルを検出
し、これをＩ１０メモリ３ａに対する書込み用ライト信
号として送出する制御手段４１と、 メインプロセッサ１から送出されるＭＳ２に対するリー
ドアドレスをＩ１０メモリ３ａに対するライトアドレス
に変換するアドレス変換手段４２と、データの書込み／
読取り要求に対するアクルーフジ信号を制御するアクノ
レッジ信号制御手段４３と、 メインプロセッサ１から送出されるＩ１０メモリ３ａに
対する書込みデータを格納する格納手段４４とを具備す
るデータ転送制御機能ブロック（データ転送制御部）４
０とを具備して構成されている。

〔作用〕

メインブロセ、す１がＭＳ２の内容を読取る時のリード
サイクル中に送出するアドレス、リード信号等の情報を
、Ｉ１０メモリ３ａへの書込むための情報に変換して、
ＭＳ２に対するリードサイクル中に１１０メモリ３ａへ
の書込みも同時に行うように構成することにより、メモ
リ間のデータ転送効率をより向上させることが可能とな
る。

〔実施例〕

以下本発明の要旨を第１図〜第４図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明におけるアドレス変換処理の一実施例を説明する
図、第４図は本発明におけるアドレス変換処理の他の実
施例を説明する図をそれぞれ示す。尚、全図を通じて同
一符号は同一対象物を示す。

第２図は第１図で説明した本発明のデータ転送制御機能
ブロック、即ちデータ転送制御部４０の実施例を示し、
その構成は、 データ転送制御部４０内の各種動作を制御するコントロ
ーラ制御部４１ａと、 メインプロセッサ１からのＭＳ２のリード信号■とアド
レス変換部４２からのアクセス信号■（メインプロセッ
サ１がデータ転送したいＭＳ２の所定領域をアクセスし
た時に出力される）からＩ１０メモ１Ｊ３ａ側へのライ
ト信号■を出力するライト信号制御部４１ｂと、 メインプロセッサ１がある特定のＭＳ２のアドレスをア
クセスしたことを検出し、Ｉ１０メモリ３ａ側にライト
用のアドレス信号＠を出力するアドレス変換部４２と、 ライト信号制御部４１ｂからのアクノレッジコントロー
ル信号■によりメインプロセッサ１に対するアクノレッ
ジ信号■を制御するアクノレッジ制御部４３と、 ライト信号制御部４１ｂからのデータコントロール信号
［相］により制御されるデータバッファ４４ａ〜４４ｃ
とを具備して構成されている。

尚、第１図に示す制御手段４１はコントローラ制御部４
１ａとライト信号制御部４１ｂからなり、格納手段４４
は３つのデータバッファ４４ａ〜４４ｃと２つのインバ
ータ４４ｄ、４４ｅとからなっているものとする。

又、第１図に示すメインシステムで使用されるバス（ａ
）（アドレスバス）の能力を（Ｚ＋１）ビット、Ｉ１０
システムで使用されるバス中）（アドレスバス）の能力
を（Ｐ＋１）ビットとする。

第３図、第４図はアドレス変換部４２の実施例を示す。

図中のメインシステム転送元アドレス領域をなすレジス
タ４２１には、ＭＳ２の転送元アドレス（ｉ（ＲＡ２〜
ＲＡｙ　）を、サブシステム転送先アドレス領域をなす
レジスタ４２２には、Ｉ１０メモリ３ａ側の転送先アド
レス値（ＤＡ　Ｐ　＝ＤＡｖ　）を初期設定の時に予め
設定して置く。

尚、符号４２１〜４２３．４２６．４２７．４２９はレ
ジスタ、符号４２５は論理積演算をするＡＮＤをそれぞ
れ示す。

メインプロセッサ１のアクセスでアクセスしたアドレス
ＭＡｚ　””ＭＡｏのうち、ＭＡ２〜ＭＡＹを比較器４
２４で比較し、ＭＳ２の転送元アドレス値（ＲＡ　２〜
ＲＡ、　）と一致した場合、アクセス信号■がライト信
号制御部４１ｂに出力される。

即ち、第３図の実施例の場合、ＤＡＰ　”Ｄ／ｈとＭＡ
Ｘ　ＮＭＡＯがＳＡｐ　Ｎ５Ａｖ　、ＳＡ　Ｉｔ　Ｎ５
ＡＧとなりＩ１０メモリ３ａ側のライト用アドレス信号
＠として出力される。

又、第４図の実施例の場合、ＤＡＰ−ＤＡＶとＭＡＸ〜
ＭＡＯがＳＡｒ　　’　〜ＳＡｖ　　’　、ＳＡ　Ｘ　
　’　〜ＳＡｏ　　’となり、これに初期設定時に予め
設定されたサプシステ転送先アドレスオフセット領域を
なすレジスタ４２７の値が加算器４２８で加算され、Ｓ
Ａ、−５Ａ０となりＩ１０メモリ３ａ側のライト用アド
レス信号＠として出力される。

尚、第４図の実施例の場合は、サブシステ転送先アドレ
スオフセット領域をなすレジスタ４２７の値が予め設定
されているため、ＭＡＸ〜ＭＡ０とＳＡ　Ｘ〜ＳＡ、と
が一致しなくともデータ転送は可能となる。

又、第３図、第４図ともにメインシステム転送元アドレ
ス領域をなすレジスタ４２１、サブシステム転送先アド
レス領域をなすレジスタ４２２、サブシステ転送先アド
レスオフセット領域をなすレジスタ４２７は１組しか図
示してないが、複数組み存在し得るものである。

コントローラ制御部４１ａは、メインプロセッサ１側か
らの特定のアドレス信号■とライト信号■から、各レジ
スタ４２１，４２２．４２７への初期設定を行う。

又、メインプロセッサ１側からの特定のアドレス信号■
とリード信号■から、各レジスタ４２１，４２２．４２
７の初期設定値を読出す。

これら各レジスタ４２１，４２２，４２７への初期設定
値の設定及び読出し時には、アドレス設定信号■により
データバッファ部４４内各データバッファ４４ａ〜４４
ｃを制御し、各レジスタ４２１，４２２．４２７への設
定及び読出しを行う。

データ転送時には、ライト信号制御部４１ｂにアドレス
変換部４２からアクセス信号０を送る。

ライト信号制御部４１ｂは、アクセス信号■がアクティ
ブあ時に、メインプロセッサ１側からリード信号■が入
力すると、データバンファ４４ａ〜４４Ｃにデータコン
トロール信号［株］を送って、メインプロセッサ１側が
読取ったデータをＩ１０メモリ３ａ側にライトデータと
して送る。

更に、Ｉ１０メモリ３ａ側にライト信号■を送ってＩ１
０メモリ３ａ側にライトデータ０を書込ませる。

又、この時、ライト信号制御部４１ｂはアクルソジ信号
制御部４３にアクノレッジコントロール（１０を送出す
る。

アクノレッジ信号制御部４３はデータ転送を行わない時
には、メインプロセッサ１へのアクノレッジ信号■とし
て、ＭＳ２からのアクノレッジ信号■を出力する。

一方、アクノレッジコントロール信号■を受けると、■
７０メモリ３ａ側からのアクノレッジ信号［相］を、メ
インプロセッサ１側へのアクルソジ信号■として返す。

これによって、Ｉ１０メモリ３ａ側のデータ書込みが保
証されて、メインプロセッサ１は次データ転送のため、
ＭＳ２の読出しを行うことが出来る。

尚、コントローラ制御部４ｊａに特定のアドレスの特定
のデータを書込むことにより、データ転送を行わないモ
ードを設定するこも可能である。

上述のように、転送させたいデータのＭＳ２の転送元ア
ドレスと、Ｉ１０メモリ３ａ側の転送先アドレスとを、
アドレス変換部４２内のそれぞれのレジスタ４２１．４
２２に予め設定してやることにより、メインプロセッサ
１側では１回のリードアクセスで同時に読取ったデータ
を、Ｉ１０メモリ３ａ側の所望のアドレスに書込むこと
が可能となる。

これにより、特にＭＳ２とＩ１０メモリ３８間のデータ
転送や、ＭＳ２とディスプレイ用メモリ　（特にウィン
ドシステム用メモリであり、図示してナイ）間のデータ
転送が効率的に処理可能となる。

〔発明の効果〕

以上のような本発明によれば、データ処理システムに設
置されるメモリ間のデータ転送を、より効率的に処理す
ることが出来る。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明に
おけるアドレス変換処理の一実施例を説明する図、 第４図は本発明におけるアドレス変換処理の他の実施例
を説明する図、 第５図は従来例を説明するブロック図、をそれぞれ示す
。 図において、 １はメインプロセッサ、　　　２はＭＳ。 ３はｌ０Ｐ（Ｉ１０プロセッサ）、３ａはＩ１０メモリ
、４０はデータ転送制御部（データ転送制御手段）、４
１は制御部、 ４１ａはコントローラ制御部、 ４１ｂはライト信号制御部、 ４２はアドレス変換部（アドレス変換手段）、４３はア
クノレッジ信号制御部（アクノレッジ信号制御手段）、 ４４はデータバッファ部（格納手段）、４４ａ〜４４ｃ
はデータバッファ、 ４４ｄ、４４ｅはインバータ、 ４２１〜４２３．４２６．４２７．４２９はレジスタ、
４２４は比較器、　　　　　　４２５はＡＮＤ、４２８
は加算器、 をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 メインプロセッサ（１）とメインメモリ（２）を具備す
   るメインシステムに使用される所定バス（（ａ））を介
   して、前記メインプロセッサ（１）の制御のもとに前記
   メインメモリ（２）に記憶している内容を読取り、その
   読取った内容を前記所定バス（（ａ））と異種のバス（
   （ｂ））を介して接続され、データの入出力システムを
   構成する入出力プロセッサ（３）が有する入出力メモリ
   （３ａ）に書込む場合のデータ転送方式であって、 前記メインプロセッサ（１）が前記メインメモリ（２）
   の内容を読取るためのリードサイクルを検出し、これを
   前記入出力メモリ（３ａ）に対する書込み用ライト信号
   として送出する制御手段（４１）と、前記メインプロセ
   ッサ（１）から送出される前記メインメモリ（２）に対
   するアドレスを、前記入出力メモリ（３ａ）に対するア
   ドレスに変換するアドレス変換手段（４２）と、 データの書込み／読取り要求に対するアクノレッジ信号
   を制御するアクノレッジ信号制御手段（４３）と、 前記メインプロセッサ（１）から送出される前記入出力
   メモリ（３ａ）に対する書込みデータを格納する格納手
   段（４４）とを具備するデータ転送制御機能ブロック（
   ４０）を設け、 前記メインプロセッサ（１）が前記メインメモリ（２）
   に対するリードサイクル実行中に、前記メインプロセッ
   サ（１）が送出する前記メインメモリ（２）の内容読取
   りのための情報を取込み変換して、前記入出力メモリ（
   ３ａ）に対する書込み用情報として設定することを特徴
   とするデータ転送方式。