JPH0736824A

JPH0736824A - データ転送システムおよびデータ転送方法

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Publication number: JPH0736824A
Application number: JP17934793A
Authority: JP
Inventors: Akira Takemoto; 晃竹本; Yoshihide Fujioka; 良英藤岡; Jun Nakada; 潤中田
Original assignee: KANOOPUSU KK
Current assignee: KANOOPUSU KK
Priority date: 1993-07-20
Filing date: 1993-07-20
Publication date: 1995-02-07
Anticipated expiration: 2011-10-16
Also published as: JP2544886B2

Abstract

(57)【要約】【目的】信頼性が高くかつ高速なデータ転送を実現す
ることができるデータ転送方法、システムを提供するこ
とを目的とする。【構成】第２の回路２０のアドレスは、第１の回路１
０のアドレスと同じにされている。また、第２の回路２
０は、ＣＰＵ２からの読出し信号ＩＯＲ０に基づいて、
書込み許可信号ＷＥＳを生成するように構成されてい
る。したがって、ＣＰＵ２は、第１の回路１０に対して
読出し信号ＩＯＲ０を与えるだけで、第１の回路１０か
ら第２の回路２０へデータが転送される。このデータ転
送は、１サイクル中に行われるので、迅速な転送が実現
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータ転送システムお
よび方法に関するものであり、特にその転送速度の高速
化に関するものである。

【０００２】

【従来の技術】図１０に、従来のデータ転送システムの
構成を示す。ＣＰＵ２には、データバス４、アドレスバ
ス６が接続されている。また、読出し信号ＩＯＲ０を出
力するための読出し信号ラインＩＯＲおよび書込み信号
ＩＯＷ０を出力するための書込み信号ラインＩＯＷが接
続されている。今、第１の回路１０の先入先出（ＦＩＦ
Ｏ）メモリ１６のデータを、第２の回路２０のＦＩＦＯ
メモリ２６に転送するものとする。

【０００３】この場合、ＣＰＵ２は、アドレスバス６に
第１の回路１０を示すアドレス信号を出力する（図１１
のα１参照）。これにあわせて、読出し信号ラインＩＯ
Ｒに読出し信号ＩＯＲ０を出力する（図１１のβ参
照）。第１の回路１０のアドレスデコーダ１２は、自己
に対するアドレス信号が与えられたことを検出して、ア
ドレス一致信号ＣＳ１を出力する（図１１のγ参照）。
ＯＲ回路１４は、アドレス一致信号ＣＳ１と読出し信号
ＩＯＲ０の論理和をとって、読出し許可信号ＲＥＳを出
力する（図１１のδ参照）。この読出し許可信号ＲＥＳ
は、ＦＩＦＯメモリ１６の読出し許可入力ＲＥに与えら
れる。ＦＩＦＯメモリ１６は、読出し許可信号ＲＥＳが
与えられると、その記憶データをデータバス４に向けて
出力する（図１１のＤ１参照）。ＣＰＵ２は、この時
に、データバス４からデータを取り込んで、内部のレジ
スタに記憶する。

【０００４】次のサイクルで、ＣＰＵ２は、アドレスバ
ス６に第２の回路２０を示すアドレス信号を出力する
（図１１のα２参照）。これにあわせて、書込み信号ラ
インＩＯＷに書込み信号ＩＯＷ０を出力する（図１１の
ζ参照）。さらに、データバス４に対し、レジスタに記
憶したデータを出力する（図１１のＤ２参照）。第２の
回路２０のアドレスデコーダ２２は、自己に対するアド
レス信号が与えられたことを検出して、アドレス一致信
号ＣＳ２を出力する。ＯＲ回路２４は、アドレス一致信
号ＣＳ２と書込み信号ＩＯＷ０の論理和をとって、書込
み許可信号ＷＥＳを出力する（図１１のη参照）。この
書込み許可信号ＷＥＳは、ＦＩＦＯメモリ２６の書込み
許可入力ＷＥに与えられる。ＦＩＦＯメモリ２６は、書
込み許可信号ＷＥＳが与えられると、データバス４から
のデータを取り込んで記憶する。

【０００５】上記のようにして、第１の回路１０から第
２の回路２０へ、データの転送を行うことができる。多
数のデータを連続して転送する場合には、上記の動作を
繰り返して行えばよい。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
従来技術には次のような問題点があった。第１の回路か
ら第２の回路へデータを伝送するために、２つのサイク
ルが必要であり、転送速度が遅いという問題があった。
特に、データバスやアドレスバスとして、規格化された
速度の遅いバス（パーソナルコンピュータの拡張バス
等）を用いる場合には、なおさらであった。

【０００７】この発明は、上記の問題点に鑑みて、高速
にデータ転送を行うことのできるシステムおよび方法を
提供することを目的とする。

【０００８】

【課題を解決するための手段】請求項１のデータ転送方
法は、ＣＰＵのデータバスおよびアドレスバスに接続さ
れた第１の回路から、前記データバスおよびアドレスバ
スに接続された第２の回路にデータを転送する方法であ
って、第１の回路は第１の記憶回路および第１の制御回
路を備えており、第２の回路は第２の記憶回路および第
２の制御回路を備えており、ＣＰＵは、第１の制御回路
に対して読出し信号を出力するとともに、第１の回路を
指定するアドレス信号をアドレスバスに出力し、第１の
制御回路は、前記読出し信号と前記アドレス信号とに基
づいて読出し許可信号を生成し、第１の記憶回路は、読
出し許可信号に基づき記憶していたデータをデータバス
に出力し、第２の制御回路は、前記読出し信号と前記ア
ドレス信号とに基づいて書込み許可信号を生成し、第２
の記憶回路は、書込み許可信号に基づきデータバス上の
データを取り込んで記憶することを特徴としている。

【０００９】請求項２のデータ転送方法は、ＣＰＵは、
第１の制御回路に対して読出し信号を出力するととも
に、第１の回路を指定するアドレス信号をアドレスバス
に出力し、第１の制御回路は、前記読出し信号と前記ア
ドレス信号とに基づいて、単位サイクル中に一連の複数
個の読出し許可信号を生成し、第１の記憶回路は、複数
個の読出し許可信号に基づき記憶していたデータを順
次、データバスに出力し、第２の制御回路は、前記読出
し信号と前記アドレス信号とに基づいて、前記複数個の
読出し許可信号に対応する、一連の複数個の書込み許可
信号を生成し、第２の記憶回路は、複数個の書込み許可
信号に基づきデータバス上のデータを順次取り込んで記
憶することを特徴としている。

【００１０】請求項３のデータ転送方法は、前記第２の
制御回路は、前記単位サイクル中にデータ転送を終了で
きるように、ＣＰＵに対して、ウエイト信号を出力する
ことを特徴としている。

【００１１】請求項４のデータ転送方法および請求項１
１のデータ転送システムは、第２の制御回路が分割信号
を生成し、この分割信号に基づいて書込み許可信号を第
１回書込み許可信号と第２回書込み許可信号に分割する
とともに、第１の制御回路は、第２の制御回路からの分
割信号に基づいて読出し許可信号を第１回読出し許可信
号と第２回読出し許可信号に分割することを特徴として
いる。

【００１２】請求項５のデータ転送方法および請求項１
２のデータ転送システムは、第１の制御回路が分割信号
を生成し、この分割信号に基づいて読出し許可信号を第
１回読出し許可信号と第２回読出し許可信号に分割する
とともに、第２の制御回路は、第１の制御回路からの分
割信号に基づいて書込み許可信号を第１回書込み許可信
号と第２回書込み許可信号に分割することを特徴として
いる。

【００１３】請求項６のデータ転送方法および請求項１
３のデータ転送システムは、第１または第２の記憶回路
が、先入れ先出しメモリであることを特徴としている。

【００１４】請求項７のデータ転送方法および請求項１
４のデータ転送システムは、第１または第２の記憶回路
が、アドレス指定によるメモリであって、前記アドレス
信号は上位アドレスを指定するものであり、当該アドレ
ス指定によるメモリに対しては下位アドレスを指定する
下位アドレス信号が与えられることを特徴としている。

【００１５】請求項８のデータ転送システムは、第１の
回路は、アドレスバスのアドレス信号が自己のアドレス
と一致した場合に第１アドレス一致信号を出力する第１
のアドレスデコーダと、ＣＰＵからの読出し信号と第１
アドレス一致信号に基づいて読出し許可信号を生成する
読出し許可信号生成回路と、読出し許可信号を受けて、
記憶しているデータをデータバスに出力する第１の記憶
回路と、を備えており、第２の回路は、アドレスバスの
アドレス信号が自己のアドレスと一致した場合に第２ア
ドレス一致信号を出力する第２のアドレスデコーダであ
って、当該自己のアドレスを前記第１の回路のアドレス
と同一にした第２のアドレスデコーダと、ＣＰＵからの
読出し信号と第２アドレス一致信号に基づいて書込み許
可信号を生成する書込み許可信号生成回路と、書込み許
可信号を受けて、データバス上のデータを記憶する第２
の記憶回路と、を備えていることを特徴としている。

【００１６】請求項９のデータ転送システムは、第１の
回路は、アドレスバスのアドレス信号が自己のアドレス
と一致した場合に第１アドレス一致信号を出力する第１
のアドレスデコーダと、ＣＰＵからの読出し信号と第１
アドレス一致信号に基づいて、単位サイクル中に一連の
複数の読出し許可信号を生成する読出し許可信号生成回
路と、複数の読出し許可信号を受けて、記憶しているデ
ータを順次データバスに出力する第１の記憶回路と、を
備えており、第２の回路は、アドレスバスのアドレス信
号が自己のアドレスと一致した場合に第２アドレス一致
信号を出力する第２アドレスデコーダであって、当該自
己のアドレスを前記第１の回路のアドレスと同一にした
第２のアドレスデコーダと、ＣＰＵからの読出し信号と
第２アドレス一致信号に基づいて、前記読出し許可信号
に対応する一連の複数の書込み許可信号を生成する書込
み許可信号生成回路と、複数の書込み許可信号を受け
て、データバス上のデータを順次記憶する第２の記憶回
路と、を備えていることを特徴としている。

【００１７】請求項１０のデータ転送システムは、前記
第２の回路が、前記単位サイクル中にデータ転送を終了
できるように、ＣＰＵに対して、ウエイト信号を出力す
るウエイト信号生成回路を備えていることを特徴として
いる。

【００１８】

【作用】請求項１および８のデータ転送方法・システム
においては、第１の回路と第２の回路のアドレスを同一
にし、ＣＰＵからの読出し信号によって第１の回路から
読み出すとともに、同時に第２の回路に書込むようにし
ている。したがって、１つのサイクルで転送を完了する
ことができ、転送速度が向上する。

【００１９】請求項２および９のデータ転送方法・シス
テムにおいては、さらに、ＣＰＵからの１つの読出し信
号に対応して、複数の読出し許可信号と書込み許可信号
を生成するようにしている。したがって、１つのサイク
ル中に複数のデータを転送することができ、さらに転送
速度が向上する。

【００２０】請求項３および１０のデータ転送方法・シ
ステムにおいては、単位サイクル中にデータ転送を完了
できるように、ウエイト信号をＣＰＵに対して与えるよ
うにしている。したがって、確実にデータ転送を行うこ
とができる。

【００２１】請求項４および１１のデータ転送方法・シ
ステムにおいては、第２の回路からの分割信号により第
２回読出し許可信号を生成するようにしている。したが
って、確実かつ正確にデータ転送を行いつつ、転送速度
を向上させることができる。請求項５および１２のデー
タ転送方法・システムにおいては、第１の回路からの分
割信号により第２回書込み許可信号を生成するようにし
ている。したがって、確実かつ正確にデータ転送を行い
つつ、転送速度を向上させることができる。

【００２２】

【実施例】図１に、この発明の一実施例によるデータ転
送システムの構成を示す。第１の記憶回路に該当するの
がＦＩＦＯメモリ１６であり、第２の記憶回路に該当す
るのがＦＩＦＯメモリ２６である。また、第１の制御回
路に該当するのがアドレスデコーダ１２ＡとＯＲ回路１
４であり、第２の制御回路に該当するのがアドレスデコ
ーダ１２ＢとＯＲ回路２４である。

【００２３】この実施例においては、第１の回路１０に
割り当てられたアドレスと、第２の回路２０に割り当て
られたアドレスとが、同じにされている。すなわち、ア
ドレスデコーダ１２Ａとアドレスデコーダ１２Ｂは、同
じアドレスに対してアドレス一致信号を出すように構成
されている。また、第２の回路２０は、ＣＰＵ２からの
読出し信号ＩＯＲ０に基づいて、書込み許可信号ＷＥＳ
を生成するようにしている。

【００２４】図２に、このシステムの動作を表わすタイ
ミングチャートを示す。今、第１の回路１０のＦＩＦＯ
メモリ１６のデータを、第２の回路２０のＦＩＦＯメモ
リ２６に転送するものとして説明する。この場合、ＣＰ
Ｕ２は、アドレスバス６に第１の回路１０を示すアドレ
ス信号を出力する（図２のα参照）。アドレスデコーダ
１２Ａは、自己に対するアドレスが与えられたことを検
出して、アドレス一致信号ＣＳ１を出力する。さらに、
ＣＰＵ２は、読出し信号ラインＩＯＲに読出し信号ＩＯ
Ｒ０を出力する（図２のβ参照）。

【００２５】これを受けて、第１の回路１０のＯＲ回路
１４は、アドレス一致信号ＣＳ１と読出し信号ＩＯＲ０
との論理和をとって、読出し許可信号ＲＥＳを出力する
（図２のδ参照）。この読出し許可信号ＲＥＳは、ＦＩ
ＦＯメモリ１６の読出し許可入力ＲＥに与えられる。Ｆ
ＩＦＯメモリ１６は、読出し許可信号ＲＥＳが与えられ
ると、その記憶データをデータバス４に向けて出力する
（図２のＤ参照）。

【００２６】一方、第２の回路２０に対しても、第１の
回路１０と同じアドレスが割り当てられているので、第
２の回路２０のアドレスデコーダ１２Ｂは、第１の回路
１０のアドレス一致信号ＣＳ１と同じタイミングで、ア
ドレス一致信号ＣＳ２を出力する。また、第２の回路２
０のＯＲ回路２４は、このアドレス一致信号ＣＳ２と読
出し信号ＩＯＲ０の論理和をとって、書込み許可信号Ｗ
ＥＳを生成する（図２のη参照）。したがって、書込み
許可信号ＷＥＳは、読出し許可信号ＲＥＳとほぼ同じタ
イミングで出力される。この書込み許可信号ＷＥＳは、
ＦＩＦＯメモリ２６の書込み許可入力ＷＥに与えられ
る。ＦＩＦＯメモリ２６は、書込み許可信号ＷＥＳが与
えられると、データバス４上のデータを取り込んで記憶
する。この時、データバス４上には、第１の回路１０か
らのデータが出力されているので、第１の回路１０から
第２の回路２０へデータが転送されることとなる。

【００２７】以上のようにして１単位のデータを転送す
ると、ＣＰＵ２は、次のサイクルにおいて同様にして読
出し信号ＩＯＲとアドレス信号を出力し、次のデータの
転送を行う。

【００２８】このように、読出しと書込みを１つのサイ
クルで行うため、従来の方法に比べて、転送速度が大き
く向上する。特に、パーソナルコンピュータの拡張バス
ラインのように、互換性確保のために処理速度が遅く設
定されているような場合に、この実施例によるシステム
を採用することで、転送速度を２倍にすることができ、
有用性が高い。

【００２９】他の実施例を図３に示す。この実施例にお
いても、第１の回路１０と第２の回路２０に割り当てた
アドレスを同じにしており、また、第２の回路２０が読
出し信号ＩＯＲに基づいて書込み許可信号を生成してい
る点は、図１の実施例と同じである。この実施例では、
読出し許可信号ＲＥＳをリードパルス発生回路１３によ
って分割し、１つのサイクル内で４つの読出し許可信号
ＲＥＳ１〜ＲＥＳ４を得るようにしている（図４のＲＥ
Ｓ１〜ＲＥＳ４参照）。この実施例においては、ＯＲ回
路１４、リードパルス発生回路１３、アドレスデコーダ
１２Ａによって第１の制御回路が構成されている。ま
た、ＯＲ回路２４、ライトパルス発生回路２３、ウエイ
ト信号発生回路２５、アドレスデコーダ１２Ｂによって
第２の制御回路が構成されている。

【００３０】図４に示すように分割された読出し許可信
号ＲＥＳ１〜ＲＥＳ４は、ＦＩＦＯメモリ１６の読出し
許可入力ＲＥに与えられる。ＦＩＦＯメモリ１６は、読
出し許可信号ＲＥＳ１〜ＲＥＳ４が与えられるごとに、
その記憶データを順次データバス４に向けて出力する
（図４のＤ１〜Ｄ４参照）。すなわち、読出し許可信号
ＲＥＳ１を受けて、記憶している１番目のデータＤ１を
データバス４に出力し、次に、読出し許可信号ＲＥＳ２
を受けて、記憶している次のデータＤ２をデータバス４
に出力し・・・・というように、順次データを出力して
いく。

【００３１】一方、第２の回路２０には、書込み許可信
号ＷＥＳを分割するライトパルス発生回路２３が設けら
れている。このライトパルス発生回路２３の構成は、リ
ードパルス発生回路１３と同じものとすればよい。ライ
トパルス発生回路２３は、読出し許可信号ＲＥＳ１〜Ｒ
ＥＳ４と同じタイミングで出力が出されるように構成さ
れている（図４のＷＥＳ１〜ＷＥＳ４参照）。したがっ
て、第１の回路１０からデータバス４に出力されたデー
タＤ１〜Ｄ４を、順次、取り込んで記憶することができ
る。

【００３２】なお、第２の回路２０には、ウエイト信号
発生回路２５が設けられている。この回路は、書込み許
可信号ＷＥＳを受けて、図４のθに示すようなウエイト
信号ＩＯＲＤＹ１を出力するものである。このウエイト
信号ＩＯＲＤＹ１は、ウエイト信号ラインＩＯＲＤＹを
介してＣＰＵ２に与えられる。これにより、ＣＰＵ２
は、ウエイト信号ＩＯＲＤＹ１が出されている間（Ｌの
期間中）は、読出し信号ラインＩＯＲに出力している読
出し信号ＩＯＲ０を変化させない。したがって、ウエイ
ト信号ＩＯＲＤＹ１を、４番目のデータＤ４がＦＩＦＯ
メモリ２６に読み込まれるまで出力することにより、確
実にデータ転送を行うことができる。つまり、４つのデ
ータを転送するのに標準の１サイクル時間を越える可能
性がある場合には、この実施例のようにウエイト信号Ｉ
ＯＲＤＹ１を用いることが、信頼性向上の点から好まし
い。

【００３３】なお、標準の１サイクル時間中に４つのデ
ータを確実に転送できるのであれば、ウエイト信号ＩＯ
ＲＤＹ１を用いない方が、高速転送を行うことができ
る。

【００３４】この実施例において用いたライトパルス発
生回２３およびウエイト信号発生回路２５の詳細を、図
５の状態遷移図によって説明する。図において、ＷＥは
ライトパルス発生回路２３の出力を表わし、ＷＴはウエ
イト信号発生回路２５の出力を表わしている。入力が
「Ｈ」である間、すなわち信号ＷＥＳが「Ｈ」の間は、
状態０（ＷＥ＝「Ｈ」、ＷＴ＝「Ｈ」）を保持してい
る。次に、信号ＷＥＳが「Ｌ」になると、状態１（ＷＥ
＝「Ｌ」、ＷＥ＝「Ｌ」）に移る。その後は、クロック
φ（図３参照）が与えられるごとに、状態２、状態３と
いうように遷移していく。これによって、図４に示すよ
うな、書込み許可信号ＷＥＳ１〜ＷＥＳ４およびウエイ
ト信号ＩＯＲＤＹ１を生成することができる。

【００３５】また、リードパルス発生回路１３も、上記
と同じようにして読出し許可信号ＲＥＳ１〜ＲＥＳ４を
生成する。ただし、ウエイト信号は生成しない。この実
施例では、リードパルス発生回路１３とライトパルス発
生回路２３の双方に対して、ＣＰＵ２のシステムクロッ
クφ（もしくは、これを分周、逓倍したもの）を用いて
いる。したがって、両回路の動作が同期し、確実なデー
タ転送を行うことができる。なお、許容できる誤差の範
囲で同じ周波数を保つクロック信号があれば、それを使
用してもよい。

【００３６】図５のような動作を行う回路は、プログラ
マブル・ロジック等によって容易に構成できる他、ロジ
ック回路によっても容易に構成可能である。

【００３７】この実施例では、読出し許可信号と書込み
許可信号を４つに分割しているので、１つのサイクルに
おいて、４つの単位データを転送することが可能とな
る。すなわち、高速にデータ転送を行うことができる。

【００３８】なお、上記実施例では、読出し許可信号、
書込み許可信号を４分割したが、分割数は任意に選択す
ることができる。

【００３９】図６に、他の実施例によるデータ転送シス
テムを示す。この実施例においても、第１の回路１０と
第２の回路２０に割り当てたアドレスを同じにしてお
り、また、第２の回路２０が読出し信号ＩＯＲに基づい
て書込み許可信号を生成している点は、図１、図３の実
施例と同じである。この実施例では、１つのサイクル内
で第１回読出し許可信号ＲＥＳ１、第２回読出し許可信
号ＲＥＳ２を得るようにしている（図７のＲＥＳ１、Ｒ
ＥＳ２参照）。この実施例が図３の実施例と異なる点
は、第２の回路２０からの信号を受けて、第１の回路１
０が第２回読出し許可信号ＲＥＳ２を生成することであ
る。これにより、データ転送の信頼性を向上させること
ができる。この実施例においては、アドレスデコーダ１
２Ａ、ＯＲ回路１４、遅延回路１５、ＮＯＴ回路１７、
ＡＮＤ回路１９によって第１の制御回路が構成されてい
る。また、アドレスデコーダ１２Ｂ、ＯＲ回路２４、遅
延回路２７Ａ、ＮＯＴ回路２９、ＡＮＤ回路３１、バッ
ファ２１、遅延回路２７Ｂ、ＮＯＴ回路３３、ＡＮＤ回
路３５、ＯＲ回路３７によって第２の制御回路が構成さ
れている。

【００４０】ＣＰＵ２は、第１の回路１０を示すアドレ
ス信号をアドレスバス６に出力するとともに、読出し信
号ラインＩＯＲに読出し信号ＩＯＲ０を出力する。これ
を受けて、第１の回路１０のアドレスデコーダ１２Ａ
は、アドレス一致信号ＣＳ１を出力する。さらに、ＯＲ
回路１４は、このアドレス一致信号ＣＳ１と読出し信号
ＩＯＲ０とに基づいて、第１回読出し信号ＲＥＳ１（図
７参照）を生成する。この第１回読出し信号ＲＥＳ１
は、ＦＩＦＯメモリ１６に与えられ、データＤ１がバス
ライン４に出力される。

【００４１】一方、第２の回路２０のアドレスデコーダ
１２Ｂは、アドレス一致信号ＣＳ２を出力する。さら
に、ＯＲ回路２４は、このアドレス一致信号ＣＳ２と読
出し信号ＩＯＲ０とに基づいて、図７の信号(C)を生成
する。信号(C)は、ＯＲ回路３７を介して、第１回書込
み信号ＷＥＳ１（図７参照）としてＦＩＦＯメモリ２６
に与えられる。この第１回書込み信号を受けて、ＦＩＦ
Ｏメモリ２６は、バスライン４のデータＤ１を取り込ん
で記憶する。これにより、データＤ１が転送される。

【００４２】第２の回路２０の信号(C)は、遅延回路２
７Ａ、ＮＯＴ回路２９、ＯＲ回路３１によって、分割信
号(E)に変換される。この分割信号(E)は、スリーステー
トバッファ２１を介して、ウエイト信号ラインＩＯＲＤ
Ｙに出力され、第１の回路１０に伝達される。第１の回
路１０は、この分割信号(E)を受けて、遅延回路１５、
ＮＯＴ回路１７、ＡＮＤ回路１９により、図７の信号
(B)を生成する。この信号(B)はＯＲ回路１４に与えられ
ているので、ＯＲ回路１４の出力は、図７に示すよう
に、第１回読出し許可信号ＲＥＳ１と第２回読出し許可
信号ＲＥＳ２に分割される。この第２回読出し許可信号
ＲＥＳ２により、ＦＩＦＯメモリ１６から次のデータＤ
２がバスライン４に出力される（図７のＤ２参照）。

【００４３】一方、第２の回路２０においても、生成し
た分割信号(E)に基づいて、遅延回路２７Ｂ、ＮＯＴ回
路３３、ＡＮＤ回路３５により、信号(I)が生成され
る。この信号(I)は、ＯＲ回路３７に与えられているの
で、ＯＲ回路３７の出力は、図７に示すように、第１回
書込み許可信号ＷＥＳ１と第２回書込み許可信号ＷＥＳ
２に分割される。この第２回書込み許可信号ＷＥＳ２に
より、バスライン４から次のデータＤ２がＦＩＦＯメモ
リ２６に取り込まれ記憶される。

【００４４】上記実施例では、第２の回路２０から第１
の回路１０に向けて分割信号(E)を送るようにしてい
る。しかしながら、第１の回路１０を、図６の第２の回
路２０のように構成して、第１の回路１０によって分割
信号を生成するようにし、これを第２の回路２０に与え
るようにしてもよい。

【００４５】なお、上記実施例では、分割信号(E)を伝
達するためにウエイト信号ラインＩＯＲＤＹを用いた
が、他のラインを用いてもよい。

【００４６】なお、上記の各実施例においては、第１の
回路１０と第２の回路２０の双方にアドレスデコーダを
設けている。しかしながら、第１の回路１０もしくは第
２の回路２０の一方にのみアドレスデコーダを設け、ア
ドレスデコーダを設けた側から設けない側に対し、アド
レス一致信号を送るようにしてもよい。この場合、制御
ライン（バスライン中の使用可能なライン等）を介して
アドレス一致信号を送るようにすればよい。

【００４７】上記各実施例では、本願発明の転送方法の
みを実施できるような回路構成としたが、図８に示す第
２の回路２０のように通常の転送方法（通常モードい
う）と本発明の転送方法（高速モードという）を切換え
るようにしてもよい。アドレスデコーダ１２Ｂは、第１
の回路１０のアドレスがアドレスバス６に与えられると
アドレス一致信号Ｓ３を出力し、第２の回路２０のアド
レスがアドレスバス６に与えられるとアドレス一致信号
Ｓ２を出力するように構成されている。Ｄフリップフロ
ップ４０の反転出力ＱＢがハイレベル（Ｈ）の時には、
アドレス一致信号Ｓ２がＦＩＦＯメモリ２６に与えら
れ、通常モード（図１０と同等）となる。また、Ｄフリ
ップフロップ４０の反転出力ＱＢがローレベル（Ｌ）の
時には、アドレス一致信号Ｓ３がＦＩＦＯメモリ２６に
与えられ、高速モード（図１と同等）となる。

【００４８】なお、両モードの切換えは、Ｄフリップフ
ロップ４０によって行う。電源投入時には、ＲＥＳＥＴ
ラインのリセット信号ＲＥＳＥＴ０は「Ｌ」であるか
ら、反転出力ＱＢは「Ｈ」となって通常モードとなる。
これを変更するためには、モード切換え用アドレスをア
ドレスバス６に出力する。アドレスデコーダ１２Ｂは、
モード切換え用アドレスに対して、アドレス一致信号Ｓ
１を出力する。これにより、Ｄフリップフロップ４０の
クロック入力ＣＬＫにクロックが与えられる。この時、
データバス４の何れかのラインによってＤ入力に「Ｈ」
を与えると（つまりＣＰＵ２から、データバス４のＤ入
力に接続したラインに「Ｈ」を出力すると）、反転出力
ＱＢが「Ｌ」となって、高速モードとなる。さらに、通
常モードに切換える場合には、同様にして、Ｄ入力に
「Ｌ」を与えて、反転出力ＱＢを「Ｈ」にすればよい。

【００４９】なお、このような切換えは、図３、図６の
実施例に対しても適用することができる。

【００５０】さらに、上記各実施例では、ＦＩＦＯメモ
リからＦＩＦＯメモリへのデータ転送を例として示した
が、何れか一方または双方が通常のアドレス指定のメモ
リであってもよい。双方がアドレス指定のメモリである
場合の例を、図９に示す。この例では、第１の回路１０
において、メモリ８６の上位アドレスをアドレスデコー
ダ１２Ａに与え、下位アドレスをメモリ８６に与えるよ
うにしている。たとえば、メモリ８６が、「00000000」番
地から「00001111」番地に割り当てられているとして、
アドレスデコーダ１２Ａには上位４ビットが入力され、
メモリ８６には下位４ビットが入力される。なお、第２
の回路２０についても同様であり、アドレスデコーダ１
２Ｂは、アドレスデコーダ１２Ａと同じ上位アドレス
で、アドレス一致信号を出すように構成されている。Ｃ
ＰＵ２は、下位アドレスを順次変えることにより、デー
タを次々と転送して行く。

【００５１】また、上記実施例としては、記憶回路とし
てメモリを例にとって説明しているが、本願にいう「記
憶回路」とはいわゆるメモリに限るものではなく、デー
タを保持できるものであればどのような回路（たとえば
レジスタ等）であってもよい。

【００５２】

【発明の効果】請求項１および８のデータ転送方法・シ
ステムにおいては、第１の回路と第２の回路のアドレス
を同一にし、ＣＰＵからの読出し信号によって第１の回
路から読み出すとともに、同時に第２の回路に書込むよ
うにしている。したがって、１つのサイクルで転送を完
了することができ、転送速度が向上する。

【００５３】請求項２および９のデータ転送方法・シス
テムにおいては、さらに、ＣＰＵからの１つの読出し信
号に対応して、複数の読出し許可信号と書込み許可信号
を生成するようにしている。したがって、１つのサイク
ル中に複数のデータを転送することができ、さらに転送
速度が向上する。

【００５４】請求項３および１０のデータ転送方法・シ
ステムにおいては、単位サイクル中にデータ転送を完了
できるように、ウエイト信号をＣＰＵに対して与えるよ
うにしている。したがって、確実にデータ転送を行うこ
とができる。

【００５５】請求項４および１１のデータ転送方法・シ
ステムにおいては、第２の回路からの分割信号により第
２回読出し許可信号を生成するようにしている。したが
って、確実かつ正確にデータ転送を行いつつ、転送速度
を向上させることができる。請求項５および１２のデー
タ転送方法・システムにおいては、第１の回路からの分
割信号により第２回書込み許可信号を生成するようにし
ている。したがって、確実かつ正確にデータ転送を行い
つつ、転送速度を向上させることができる。すなわち、
この発明によれば、信頼性が高くかつ高速なデータ転送
を実現することができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるデータ転送システム
を示す図である。

【図２】図１のデータ転送システムの動作を示すタイム
チャートである。

【図３】この発明の他の実施例によるデータ転送システ
ムを示す図である。

【図４】図３のデータ転送システムの動作を示すタイム
チャートである。

【図５】ライトパルス発生回路２３の動作を示す状態遷
移図である。

【図６】この発明の他の実施例によるデータ転送システ
ムを示す図である。

【図７】図６のデータ転送システムの動作を示すタイム
チャートである。

【図８】操作モードの切換えを実現した回路を示す図で
ある。

【図９】他の実施例によるデータ転送システムを示す図
である。

【図１０】従来のデータ転送システムを示す図である。

【図１１】図９のデータ転送システムの動作を示すタイ
ムチャートである。

【符号の説明】

２・・・ＣＰＵ４・・・データバス６・・・アドレスバス１２Ａ、１２Ｂ・・・アドレスデコーダ１６、２６・・・ＦＩＦＯメモリ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵのデータバスおよびアドレスバスに
接続された第１の回路から、前記データバスおよびアド
レスバスに接続された第２の回路にデータを転送する方
法であって、第１の回路は第１の記憶回路および第１の制御回路を備
えており、第２の回路は第２の記憶回路および第２の制御回路を備
えており、ＣＰＵは、第１の制御回路に対して読出し信号を出力す
るとともに、第１の回路を指定するアドレス信号をアド
レスバスに出力し、第１の制御回路は、前記読出し信号と前記アドレス信号
とに基づいて読出し許可信号を生成し、第１の記憶回路は、読出し許可信号に基づき記憶してい
たデータをデータバスに出力し、第２の制御回路は、前記読出し信号と前記アドレス信号
とに基づいて書込み許可信号を生成し、第２の記憶回路は、書込み許可信号に基づきデータバス
上のデータを取り込んで記憶することを特徴とするデー
タ転送方法。
【請求項２】ＣＰＵのデータバスおよびアドレスバスに
接続された第１の回路から、前記データバスおよびアド
レスバスに接続された第２の回路にデータを転送する方
法であって、第１の回路は第１の記憶回路および第１の制御回路を備
えており、第２の回路は第２の記憶回路および第２の制御回路を備
えており、ＣＰＵは、第１の制御回路に対して読出し信号を出力す
るとともに、第１の回路を指定するアドレス信号をアド
レスバスに出力し、第１の制御回路は、前記読出し信号と前記アドレス信号
とに基づいて、単位サイクル中に一連の複数個の読出し
許可信号を生成し、第１の記憶回路は、複数個の読出し許可信号に基づき記
憶していたデータを順次、データバスに出力し、第２の制御回路は、前記読出し信号と前記アドレス信号
とに基づいて、前記複数個の読出し許可信号に対応す
る、一連の複数個の書込み許可信号を生成し、第２の記憶回路は、複数個の書込み許可信号に基づきデ
ータバス上のデータを順次取り込んで記憶することを特
徴とするデータ転送方法。
【請求項３】請求項２のデータ転送方法において、前記第２の制御回路は、前記単位サイクル中にデータ転
送を終了できるように、ＣＰＵに対して、ウエイト信号
を出力することを特徴とするもの。
【請求項４】ＣＰＵのデータバスおよびアドレスバスに
接続された第１の回路から、前記データバスおよびアド
レスバスに接続された第２の回路にデータを転送する方
法であって、第１の回路は第１の記憶回路および第１の制御回路を備
えており、第２の回路は第２の記憶回路および第２の制御回路を備
えており、ＣＰＵは、第１の制御回路に対して読出し信号を出力す
るとともに、第１の回路を指定するアドレス信号をアド
レスバスに出力し、第１の制御回路は、前記読出し信号と前記アドレス信号
とに基づいて第１回読出し許可信号を生成し、第１の記憶回路は、第１回読出し許可信号に基づき記憶
していたデータをデータバスに出力し、第２の制御回路は、前記読出し信号と前記アドレス信号
とに基づいて第１回書込み許可信号を生成するととも
に、第１回書込み許可信号とＣＰＵからの読出し信号を
所定時間遅延させた遅延読出し信号とに基づいて分割信
号を生成し、第２の記憶回路は、第１回書込み許可信号に基づきデー
タバス上のデータを取り込んで記憶し、第１の制御回路は、第２の制御回路の分割信号に基づい
て、第１回読出し許可信号と分離された第２回読出し許
可信号を単位サイクル中に生成し、第１の記憶回路は、第２回読出し許可信号に基づき記憶
していた次のデータをデータバスに出力し、第２の制御回路は、分割信号に基づいて、第１回書込み
許可信号と分離された第２回書込み許可信号を生成し、第２の記憶回路は、第２回書込み許可信号に基づきデー
タバス上の前記次のデータを取り込んで記憶することを
特徴とするデータ転送方法。
【請求項５】ＣＰＵのデータバスおよびアドレスバスに
接続された第１の回路から、前記データバスおよびアド
レスバスに接続された第２の回路にデータを転送する方
法であって、第１の回路は第１の記憶回路および第１の制御回路を備
えており、第２の回路は第２の記憶回路および第２の制御回路を備
えており、ＣＰＵは、第１の制御回路に対して読出し信号を出力す
るとともに、第１の回路を指定するアドレス信号をアド
レスバスに出力し、第１の制御回路は、前記読出し信号と前記アドレス信号
とに基づいて第１回読出し許可信号を生成するととも
に、第１回読出し許可信号とＣＰＵからの読出し信号を
所定時間遅延させた遅延読出し信号とに基づいて分割信
号を生成し、第１の記憶回路は、第１回読出し許可信号に基づき記憶
していたデータをデータバスに出力し、第２の制御回路は、前記読出し信号と前記アドレス信号
とに基づいて第１回書込み許可信号を生成し、第２の記憶回路は、第１回書込み許可信号に基づきデー
タバス上のデータを取り込んで記憶し、第１の制御回路は、分割信号に基づいて、第１回読出し
許可信号と分離された第２回読出し許可信号を生成し、第１の記憶回路は、第２回読出し許可信号に基づき記憶
していた次のデータをデータバスに出力し、第２の制御回路は、第１の制御回路の分割信号に基づい
て、第１回書込許可信号と分離された第２回書込許可信
号を単位サイクル中に生成し、第２の記憶回路は、第２回書込み許可信号に基づきデー
タバス上の前記次のデータを取り込んで記憶することを
特徴とするデータ転送方法。
【請求項６】請求項１、２、３、４または５のデータ転
送方法において、第１または第２の記憶回路は、先入れ先出しメモリであ
ることを特徴とするもの。
【請求項７】請求項１、２、３、４または５のデータ転
送方法において、第１または第２の記憶回路は、アドレス指定によるメモ
リであって、前記アドレス信号は、上位アドレスを指定するものであ
り、当該アドレス指定によるメモリに対しては下位アドレス
を指定する下位アドレス信号が与えられることを特徴と
するもの。
【請求項８】ＣＰＵのデータバスおよびアドレスバスに
接続された第１の回路から、前記データバスおよびアド
レスバスに接続された第２の回路にデータを転送するシ
ステムであって、第１の回路は、アドレスバスのアドレス信号が自己のアドレスと一致し
た場合に第１アドレス一致信号を出力する第１のアドレ
スデコーダと、ＣＰＵからの読出し信号と第１アドレス一致信号に基づ
いて読出し許可信号を生成する読出し許可信号生成回路
と、読出し許可信号を受けて、記憶しているデータをデータ
バスに出力する第１の記憶回路と、を備えており、第２の回路は、アドレスバスのアドレス信号が自己のアドレスと一致し
た場合に第２アドレス一致信号を出力する第２のアドレ
スデコーダであって、当該自己のアドレスを前記第１の
回路のアドレスと同一にした第２のアドレスデコーダ
と、ＣＰＵからの読出し信号と第２アドレス一致信号に基づ
いて書込み許可信号を生成する書込み許可信号生成回路
と、書込み許可信号を受けて、データバス上のデータを記憶
する第２の記憶回路と、を備えていることを特徴とするデータ転送システム。
【請求項９】ＣＰＵのデータバスおよびアドレスバスに
接続された第１の回路から、前記データバスおよびアド
レスバスに接続された第２の回路にデータを転送するシ
ステムであって、第１の回路は、アドレスバスのアドレス信号が自己のアドレスと一致し
た場合に第１アドレス一致信号を出力する第１のアドレ
スデコーダと、ＣＰＵからの読出し信号と第１アドレス一致信号に基づ
いて、単位サイクル中に一連の複数の読出し許可信号を
生成する読出し許可信号生成回路と、複数の読出し許可信号を受けて、記憶しているデータを
順次データバスに出力する第１の記憶回路と、を備えており、第２の回路は、アドレスバスのアドレス信号が自己のアドレスと一致し
た場合に第２アドレス一致信号を出力する第２アドレス
デコーダであって、当該自己のアドレスを前記第１の回
路のアドレスと同一にした第２のアドレスデコーダと、ＣＰＵからの読出し信号と第２アドレス一致信号に基づ
いて、前記読出し許可信号に対応する一連の複数の書込
み許可信号を生成する書込み許可信号生成回路と、複数の書込み許可信号を受けて、データバス上のデータ
を順次記憶する第２の記憶回路と、を備えていることを特徴とするデータ転送システム。
【請求項１０】請求項９のデータ転送システムにおい
て、前記第２の回路は、前記単位サイクル中にデータ転送を
終了できるように、ＣＰＵに対して、ウエイト信号を出
力するウエイト信号生成回路を備えていることを特徴と
するもの。
【請求項１１】ＣＰＵのデータバスおよびアドレスバス
に接続された第１の回路から、前記データバスおよびア
ドレスバスに接続された第２の回路にデータを転送する
システムであって、第１の回路は、アドレスバスのアドレス信号が自己のアドレスと一致し
た場合に第１アドレス一致信号を出力する第１のアドレ
スデコーダと、ＣＰＵからの読出し信号と第１アドレス一致信号と第２
の回路からの分割信号とに基づいて、単位サイクル中に
一連の第１読出し許可信号および第２読出し許可信号を
生成する読出し許可信号生成回路と、第１および第２読出し許可信号を受けて、記憶している
データを順次データバスに出力する第１の記憶回路と、を備えており、第２の回路は、アドレスバスのアドレス信号が自己のアドレスと一致し
た場合に第２アドレス一致信号を出力する第２のアドレ
スデコーダであって、当該自己のアドレスを前記第１の
回路のアドレスと同一にした第２のアドレスデコーダ
と、ＣＰＵからの読出し信号と第２アドレス一致信号に基づ
いて、分割信号を生成するとともに、一連の第１書込み
許可信号および第２か着込み許可信号を生成する書込み
許可信号生成回路と、第１および第２書込み許可信号を受けて、データバス上
のデータを順次記憶する第２の記憶回路と、を備えていることを特徴とするデータ転送システム。
【請求項１２】ＣＰＵのデータバスおよびアドレスバス
に接続された第１の回路から、前記データバスおよびア
ドレスバスに接続された第２の回路にデータを転送する
システムであって、第１の回路は、アドレスバスのアドレス信号が自己のアドレスと一致し
た場合に第１アドレス一致信号を出力する第１のアドレ
スデコーダと、ＣＰＵからの読出し信号と第１アドレス一致信号に基づ
いて、分割信号を生成するとともに、一連の第１読出し
許可信号および第２読出し許可信号を生成する読出し許
可信号生成回路と、第１および第２読出し許可信号を受けて、記憶している
データを順次データバスに出力する第１の記憶回路と、を備えており、第２の回路は、アドレスバスのアドレス信号が自己のアドレスと一致し
た場合に第２アドレス一致信号を出力する第２のアドレ
スデコーダであって、当該自己のアドレスを前記第１の
回路のアドレスと同一にした第２のアドレスデコーダ
と、ＣＰＵからの読出し信号と第２アドレス一致信号と第１
の回路からの分割信号とに基づいて、単位サイクル中に
一連の第１書込許可信号および第２書込許可信号を生成
する書込許可信号生成回路と、第１および第２書込み許可信号を受けて、データバス上
のデータを順次記憶する第２の記憶回路と、を備えていることを特徴とするデータ転送システム。
【請求項１３】請求項８、９、１０、１１または１２の
データ転送システムにおいて、第１または第２の記憶回路は、先入れ先出しメモリであ
ることを特徴とするもの。
【請求項１４】請求項８、９、１０、１１または１２の
データ転送システムにおいて、第１または第２の記憶回路は、アドレス指定によるメモ
リであって、前記アドレス信号は、上位アドレスを指定するものであ
り、当該アドレス指定によるメモリに対しては下位アドレス
を指定する下位アドレス信号が与えられることを特徴と
するもの。