JPH01220286A - 書き込み制御回路 - Google Patents
書き込み制御回路Info
- Publication number
- JPH01220286A JPH01220286A JP63048316A JP4831688A JPH01220286A JP H01220286 A JPH01220286 A JP H01220286A JP 63048316 A JP63048316 A JP 63048316A JP 4831688 A JP4831688 A JP 4831688A JP H01220286 A JPH01220286 A JP H01220286A
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- Japan
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- Pending
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- 239000000872 buffer Substances 0.000 abstract description 18
- 230000006870 function Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 101000603223 Homo sapiens Nischarin Proteins 0.000 description 5
- 102100038995 Nischarin Human genes 0.000 description 5
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は書き込み制御回路、特にマルチアドレス形複数
ビット構成の半導体メモリ装置において各ビットに対し
選択的な書き込み制御機能を有する書き込み制御回路に
間する。
ビット構成の半導体メモリ装置において各ビットに対し
選択的な書き込み制御機能を有する書き込み制御回路に
間する。
［従来の技術］
従来、この種の書き込み制御回路は、メモリサイクルの
活性化を促すクロックに同期して書き込み選択とットデ
ータ及び書き込み／読み出し制御クロックの状態を内部
にラッチし、書き込み時には、該ラッチデータに基づき
複数ビットに対し選択的書き込みを、第４図に４ビツト
構成の場合について例示するように、ビットデータｌ１
０ｔ（ｉ＝１〜４）を内部レベルに変換する４つのデー
タ人力バッファＢ２１．Ｂ２２．Ｂ２３およびＢ２４と
、４つのマスクデータレジスタＲ２１，Ｒ２′２、Ｒ２
３，及びＲ２４とこれらの回路を制御する書き込みタイ
ミング発生回路Ｗ２１と、４つのアントゲ−）Ａ２１．
Ａ２２．Ａ２３．Ａ２４を備え、ビットデータレジスタ
Ｒ２１〜Ｒ２４の各出力と書き込みタイミング発生回路
Ｗ２１からのデータ人力バッファイネーブルＢＥとの論
理積をアンドゲートＡ２１〜Ａ２４でとり、この結果に
よりデータ人力バッファＢ２１〜Ｂ２４の動作を選択的
に制御する構成がとられていた。
活性化を促すクロックに同期して書き込み選択とットデ
ータ及び書き込み／読み出し制御クロックの状態を内部
にラッチし、書き込み時には、該ラッチデータに基づき
複数ビットに対し選択的書き込みを、第４図に４ビツト
構成の場合について例示するように、ビットデータｌ１
０ｔ（ｉ＝１〜４）を内部レベルに変換する４つのデー
タ人力バッファＢ２１．Ｂ２２．Ｂ２３およびＢ２４と
、４つのマスクデータレジスタＲ２１，Ｒ２′２、Ｒ２
３，及びＲ２４とこれらの回路を制御する書き込みタイ
ミング発生回路Ｗ２１と、４つのアントゲ−）Ａ２１．
Ａ２２．Ａ２３．Ａ２４を備え、ビットデータレジスタ
Ｒ２１〜Ｒ２４の各出力と書き込みタイミング発生回路
Ｗ２１からのデータ人力バッファイネーブルＢＥとの論
理積をアンドゲートＡ２１〜Ａ２４でとり、この結果に
よりデータ人力バッファＢ２１〜Ｂ２４の動作を選択的
に制御する構成がとられていた。
本例のタイミング図を第５図に示す。行アドレスストロ
ーブＲＡＳ （オーバーバー）が立ち下がった時刻ｔ５
１で、ライトイネーブルＷＥ （オーバーバー）がロウ
レベルであるとき、ビットデータレジスタイネーブルＭ
Ｅを活性化し、これを受けてビットデータＩ ／ Ｏ＋
〜工１０４をマスクデータレジスタＲ２１〜Ｒ２４がラ
ッチする。
ーブＲＡＳ （オーバーバー）が立ち下がった時刻ｔ５
１で、ライトイネーブルＷＥ （オーバーバー）がロウ
レベルであるとき、ビットデータレジスタイネーブルＭ
Ｅを活性化し、これを受けてビットデータＩ ／ Ｏ＋
〜工１０４をマスクデータレジスタＲ２１〜Ｒ２４がラ
ッチする。
その後列アドレスストローブＣＡＳ （オーバーバー）
が立ち下がると適当な時刻で書き込みタイミング制御信
号ＷＴＥが活性化する。ライトイネーブルＷＥ（オーバ
ーバー）を時刻ｔ５２で立ち下げることにより、書き込
みタイミング発生回路Ｗ２１は適当な期間データ人力バ
ッファイネーブルＢＥを発生し、データ人力バッフ７Ｂ
２１〜Ｂ２４を活性化する。このときデータ人力バッフ
ァイネーブルＢＥはピットデータレジスタＲ２１〜Ｒ２
４で論理積演算制御が行われるので、時刻ｔ５１にラッ
チされたとットデータ（５０１）により、データ人力バ
ッファイネーブルＢＥがデータ人力バッファＢ２１〜Ｂ
２４に選択的に供給されるので４ビツトの内、任意の組
合せでビット単位の書き込みが可能となる。
が立ち下がると適当な時刻で書き込みタイミング制御信
号ＷＴＥが活性化する。ライトイネーブルＷＥ（オーバ
ーバー）を時刻ｔ５２で立ち下げることにより、書き込
みタイミング発生回路Ｗ２１は適当な期間データ人力バ
ッファイネーブルＢＥを発生し、データ人力バッフ７Ｂ
２１〜Ｂ２４を活性化する。このときデータ人力バッフ
ァイネーブルＢＥはピットデータレジスタＲ２１〜Ｒ２
４で論理積演算制御が行われるので、時刻ｔ５１にラッ
チされたとットデータ（５０１）により、データ人力バ
ッファイネーブルＢＥがデータ人力バッファＢ２１〜Ｂ
２４に選択的に供給されるので４ビツトの内、任意の組
合せでビット単位の書き込みが可能となる。
［発明が解決しようとする問題点］
ところでメモリ装置を接続する中央処理装置（ＣＰＵ）
はＩＲＡＳクロックにつき１回の割合でメモリ装置との
データの受は渡しをすることを前提として設計されてい
ることが多いが、上述した従来回路ではＩＲＡＳクロッ
クにつき２回データを受は取る必要があるため、中央処
理装置（ＣＰＵ）とメモリ装置との間にマスクデータラ
ッチ用のレジスタを設けたり、メモリ装置のＩ ＲＡＳ
クロック周期を遅くするなどして、メモリ装置に１ＲＡ
Ｓクロツクにつき２回データを渡すような工夫が必要で
あるため、基板実装面積の増大や処理能力を十分に生か
せないなどの欠点がある。
はＩＲＡＳクロックにつき１回の割合でメモリ装置との
データの受は渡しをすることを前提として設計されてい
ることが多いが、上述した従来回路ではＩＲＡＳクロッ
クにつき２回データを受は取る必要があるため、中央処
理装置（ＣＰＵ）とメモリ装置との間にマスクデータラ
ッチ用のレジスタを設けたり、メモリ装置のＩ ＲＡＳ
クロック周期を遅くするなどして、メモリ装置に１ＲＡ
Ｓクロツクにつき２回データを渡すような工夫が必要で
あるため、基板実装面積の増大や処理能力を十分に生か
せないなどの欠点がある。
またメモリ装置をコンピュータ画像処理に使用する場合
、線の描画、任意領域の塗り潰しなど、同じデータをビ
ット単位で書き込む動作を繰り返すことが多いが、上述
した従来回路ではビット単位で書き込むために必要なマ
スクデータはＩＲＡＳクロックにつき１回しか受は取ら
ないため、メモリ装置の高速動作に適しているベージモ
ードが使用できないという欠点がある。
、線の描画、任意領域の塗り潰しなど、同じデータをビ
ット単位で書き込む動作を繰り返すことが多いが、上述
した従来回路ではビット単位で書き込むために必要なマ
スクデータはＩＲＡＳクロックにつき１回しか受は取ら
ないため、メモリ装置の高速動作に適しているベージモ
ードが使用できないという欠点がある。
［問題点を解決するための手段］
本発明の書き込み制御回路は複数ビット構成のマルチア
ドレス形メモリ装置において、メモリサイクルの活性化
を促すクロックに同期し、他の制御クロックの状態をラ
ッチし、該ラッチされた状態により設定される固有のメ
モリサイクルにおいて書き込み制御クロックにより外部
データを新たに設けたライトデータレジスタに蓄える機
能、並びにライトデータレジスタに蓄えられたデータを
メモリセルに書き込む機能を有している。
ドレス形メモリ装置において、メモリサイクルの活性化
を促すクロックに同期し、他の制御クロックの状態をラ
ッチし、該ラッチされた状態により設定される固有のメ
モリサイクルにおいて書き込み制御クロックにより外部
データを新たに設けたライトデータレジスタに蓄える機
能、並びにライトデータレジスタに蓄えられたデータを
メモリセルに書き込む機能を有している。
［実施例］
第１図は本発明の一実施例に係る４ビツト構成のメモリ
装置におけるビット選択機能を実現する基本構成のブロ
ック図である。
装置におけるビット選択機能を実現する基本構成のブロ
ック図である。
第１図を参照すると、本実施例は第４図に示した従来例
に動作モード判定回路Ｈ１、ライトデー、タレジスタＲ
１〜Ｒ４が追加され、また第４図におけるアンドゲート
Ａ２１〜Ａ２４はインバータｒ工〜Ｉ４、アントゲ−）
Ａｌ−Ａ４、ノアデー）Ｎｌ−Ｎ４の組合せ回路に置き
換えられており、第４図にあったマスクデータレジスタ
は削除しであることがわかる。書き込みタイミング発生
回路Ｗ１は、行アドレスストローブＲＡＳ （オーバー
バー）、ライトイネーブルＷＥ （オーバーバー）およ
び内部の書き込みタイミング制御信号ＷＴＥを入力とし
、データ人力バッファイネーブルＢＥ（オーバーバー）
を出力する。データ人カバツフアイネーブルＢＥ（オー
バーバー）はアンドゲートＡｌ〜Ａ４の出力および動作
モード判定回路Ｗ１のライトデータセットＳＴ出力とノ
アゲートＮ１〜Ｎ４で論理和の否定をとった後、データ
入力バッファＢ１〜Ｂ４に供給される。
に動作モード判定回路Ｈ１、ライトデー、タレジスタＲ
１〜Ｒ４が追加され、また第４図におけるアンドゲート
Ａ２１〜Ａ２４はインバータｒ工〜Ｉ４、アントゲ−）
Ａｌ−Ａ４、ノアデー）Ｎｌ−Ｎ４の組合せ回路に置き
換えられており、第４図にあったマスクデータレジスタ
は削除しであることがわかる。書き込みタイミング発生
回路Ｗ１は、行アドレスストローブＲＡＳ （オーバー
バー）、ライトイネーブルＷＥ （オーバーバー）およ
び内部の書き込みタイミング制御信号ＷＴＥを入力とし
、データ人力バッファイネーブルＢＥ（オーバーバー）
を出力する。データ人カバツフアイネーブルＢＥ（オー
バーバー）はアンドゲートＡｌ〜Ａ４の出力および動作
モード判定回路Ｗ１のライトデータセットＳＴ出力とノ
アゲートＮ１〜Ｎ４で論理和の否定をとった後、データ
入力バッファＢ１〜Ｂ４に供給される。
また、動作モード判定回路Ｈ１はロウアドレスストロー
ブＲＡＳ （、オーバーバー）、カラムアドレスストロ
ーブＣＡＳ （オーバーバー）およびライトイネーブル
ＷＥ （オーバーバー）を入力とし、ロードイネーブル
ＬＥ、マスクイネーブルＭＥおよびライトデータセット
ＳＴを出力する。ロードイネーブルＬＥはライトデータ
レジスタＲ１〜Ｒ４に、マスクイネーブルＭＥはアンド
ゲートＡ１〜Ａ４に、またライトデータセットＳＴはノ
アゲ−）Ｎｌ−Ｎ４にそれぞれ供給される。
ブＲＡＳ （、オーバーバー）、カラムアドレスストロ
ーブＣＡＳ （オーバーバー）およびライトイネーブル
ＷＥ （オーバーバー）を入力とし、ロードイネーブル
ＬＥ、マスクイネーブルＭＥおよびライトデータセット
ＳＴを出力する。ロードイネーブルＬＥはライトデータ
レジスタＲ１〜Ｒ４に、マスクイネーブルＭＥはアンド
ゲートＡ１〜Ａ４に、またライトデータセットＳＴはノ
アゲ−）Ｎｌ−Ｎ４にそれぞれ供給される。
ビットデータ■１０１〜工１０４はそれぞれライトデー
タレジスタＲ１〜Ｒ４およびインバータ■１〜工４に供
給され、インバータ■１〜Ｉ４の出力はアンドゲートＡ
１〜Ａ４に供給される。これによりデータ人力バッファ
Ｂ１〜Ｂ４はビットデータＩ ／ ０１〜Ｉ ／ Ｏａ
により選択的に制御可能となる。
タレジスタＲ１〜Ｒ４およびインバータ■１〜工４に供
給され、インバータ■１〜Ｉ４の出力はアンドゲートＡ
１〜Ａ４に供給される。これによりデータ人力バッファ
Ｂ１〜Ｂ４はビットデータＩ ／ ０１〜Ｉ ／ Ｏａ
により選択的に制御可能となる。
第２図は本実施例においてライトデータレジスタＲ１〜
Ｒ４にライトデータを書き込む場合のタイミングの一例
である。行アドレスストローブＲＡＳ （オーバーバー
）の立ち下がった時刻ｔ２１において列アドレスストロ
ーブＣＡＳ （オーバーバー）がロウレベルであると動
作モード判定回路Ｈ１はＣＡＳ （オーバーバー）、ビ
フォアＲＡＳ（オーバーバー）サイクルを認識し、ライ
トイネーブルの反転信号をロードイネーブルＬＥとして
出力する。その後ＷＥ （オーバーバー）が立ち下がっ
た時刻ｔ２２においてロードイネーブルＬＥが発生し、
これを受けてライトデータレジスタＲ１〜Ｒ４はビット
データ■１０１〜ｌ１０４を蓄積する。
Ｒ４にライトデータを書き込む場合のタイミングの一例
である。行アドレスストローブＲＡＳ （オーバーバー
）の立ち下がった時刻ｔ２１において列アドレスストロ
ーブＣＡＳ （オーバーバー）がロウレベルであると動
作モード判定回路Ｈ１はＣＡＳ （オーバーバー）、ビ
フォアＲＡＳ（オーバーバー）サイクルを認識し、ライ
トイネーブルの反転信号をロードイネーブルＬＥとして
出力する。その後ＷＥ （オーバーバー）が立ち下がっ
た時刻ｔ２２においてロードイネーブルＬＥが発生し、
これを受けてライトデータレジスタＲ１〜Ｒ４はビット
データ■１０１〜ｌ１０４を蓄積する。
また、書き込みタイミング制御信号ＷＴＥはＣＡＳ（オ
ーバーバー）、ビフォアＲＡＳ （オーバーバー）サイ
クルでは発生せず、書き込みタイミング発生回路Ｗ１の
データ人力バッファイネーブルＢＥ（オーバーバー）も
発生しない。
ーバーバー）、ビフォアＲＡＳ （オーバーバー）サイ
クルでは発生せず、書き込みタイミング発生回路Ｗ１の
データ人力バッファイネーブルＢＥ（オーバーバー）も
発生しない。
第３図は本実施例においてライトデータレジスタＲ１〜
Ｒ４に蓄積されているライトデータを使用して書き込み
動作を実行する場合のタイミングの一例である。
Ｒ４に蓄積されているライトデータを使用して書き込み
動作を実行する場合のタイミングの一例である。
行アドレスストローブＲＡＳ （オーバーバー）の立ち
下がった時刻ｔ３１において列アドレスストローブＣＡ
Ｓ （オーバーバー）がハイレベルかつライトイネーブ
ルＷＥ （オーバーバー）がロウレベルであると、書き
込みタイミング発生回路Ｗ１はマスクイネーブルＭＥを
発生する。その後ＷＥ（オーバーバー）が立ち下がった
時刻ｔ３２より後の適当な時刻ｔ３３においてデータ人
力バッファイネーブルＢＥ（オーバーバー）が発生し、
書き込み動作が進行する。このときデータ人力バッフ７
Ｂ１〜Ｂ４はビットデータ■１０Ｉ〜■１０４により制
御されるため、ビット単位の書き込み制御が可能となる
。
下がった時刻ｔ３１において列アドレスストローブＣＡ
Ｓ （オーバーバー）がハイレベルかつライトイネーブ
ルＷＥ （オーバーバー）がロウレベルであると、書き
込みタイミング発生回路Ｗ１はマスクイネーブルＭＥを
発生する。その後ＷＥ（オーバーバー）が立ち下がった
時刻ｔ３２より後の適当な時刻ｔ３３においてデータ人
力バッファイネーブルＢＥ（オーバーバー）が発生し、
書き込み動作が進行する。このときデータ人力バッフ７
Ｂ１〜Ｂ４はビットデータ■１０Ｉ〜■１０４により制
御されるため、ビット単位の書き込み制御が可能となる
。
［発明の効果］
以上説明したように本発明はメモリ装置に必要なデータ
をＩＲＡＳ（オーバーバー）サイクルにつき１回とした
ため、中央処理装置（ＣＰＵ）とメモリ装置との接続性
を悪化させることのないビット単位の書き込み制御機能
のついた書き込み制御回路を提供でき、さらに本発明を
画像処理用メモリ装置に適用することによりページモー
ドにおけるビット単位の書き込み制御機能を利用して画
像処理を高速化できる効果がある。
をＩＲＡＳ（オーバーバー）サイクルにつき１回とした
ため、中央処理装置（ＣＰＵ）とメモリ装置との接続性
を悪化させることのないビット単位の書き込み制御機能
のついた書き込み制御回路を提供でき、さらに本発明を
画像処理用メモリ装置に適用することによりページモー
ドにおけるビット単位の書き込み制御機能を利用して画
像処理を高速化できる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図お
よび第３図は一実施例の異なるモードの動作をそれぞれ
示すタイミング図、第４図は従来例のブロック図、第５
図は従来例のタイミング図である。 Ｒ１へＲ４゜ Ｒ２１〜Ｒ２４・・・マスクデータレジスタ、Ｂ１〜Ｂ
４゜ ８２１〜Ｂ２４・・・データ人力バッファ、Ａ１〜Ａ４
゜ Ａ２１〜Ａ２４・・・アンドゲート、 ■１〜■４・・・・・インバータ、 Ｎ１〜Ｎ４・・・・・ノアゲート、 Ｗｌ、Ｗ２１・・・書き込みタイミング制御回路、Ｈｌ
・・・・・・・動作モード判定回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第２図
よび第３図は一実施例の異なるモードの動作をそれぞれ
示すタイミング図、第４図は従来例のブロック図、第５
図は従来例のタイミング図である。 Ｒ１へＲ４゜ Ｒ２１〜Ｒ２４・・・マスクデータレジスタ、Ｂ１〜Ｂ
４゜ ８２１〜Ｂ２４・・・データ人力バッファ、Ａ１〜Ａ４
゜ Ａ２１〜Ａ２４・・・アンドゲート、 ■１〜■４・・・・・インバータ、 Ｎ１〜Ｎ４・・・・・ノアゲート、 Ｗｌ、Ｗ２１・・・書き込みタイミング制御回路、Ｈｌ
・・・・・・・動作モード判定回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第２図
Claims (2)
- （１）ＲＡＳ（オーバーバー）クロックの立ち下がり時
の他の制御クロックの状態によりＲＡＳ（オーバーバー
）クロック１サイクルに対しマスクモードを指定し、メ
モリセルにライトデータを書き込むときマスクデータに
基づいて複数ビットに対して選択的に書き込むことがで
きるメモリ装置の書き込み制御回路において、 ライトデータレジスタを備え、マスクモード時には前記
ライトデータレジスタのデータをメモリセルへの書き込
みデータとすることを特徴とした書き込み制御回路。 - （２）ライトデータレジスタへのライトデータの書き込
みをＣＡＳビフォアＲＡＳサイクルで行う特許請求の範
囲第１項記載の書き込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048316A JPH01220286A (ja) | 1988-02-29 | 1988-02-29 | 書き込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048316A JPH01220286A (ja) | 1988-02-29 | 1988-02-29 | 書き込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01220286A true JPH01220286A (ja) | 1989-09-01 |
Family
ID=12800011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63048316A Pending JPH01220286A (ja) | 1988-02-29 | 1988-02-29 | 書き込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01220286A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02172090A (ja) * | 1988-12-23 | 1990-07-03 | Matsushita Electric Ind Co Ltd | 記憶装置 |
-
1988
- 1988-02-29 JP JP63048316A patent/JPH01220286A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02172090A (ja) * | 1988-12-23 | 1990-07-03 | Matsushita Electric Ind Co Ltd | 記憶装置 |
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