JPS6080193A - メモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、メモリシステムに関するもので、例えば、
高速記憶装置を用いた記憶装置ブロックと低速記憶装置
を用いた記憶装置ブロックとにより構成されたメモリシ
ステムのタイミング制御に有効な技術に関するものであ
る。

〔技術背景〕

例えば、高速ＲＡＭ　（ランダム・アクセス・メモリ）
、低速ＲＡＭあるいはＲＯＭ（リード・オンリー・メモ
リ）のようにそれぞれの動作時間が異なる複数の記憶装
置ブロックによって１つのメモリシステムを構成する場
合、各記憶装置ブロック毎での動作時間が異なるもので
あるので、そのタイミング制御に次のような問題が生じ
る。単一のタイミングにより全記憶装置ブロックの制御
を行うと、最も低速の記憶装置ブロックの動作タイミン
グによって全記憶装置ブロックが動作させられてしまう
、一方、それぞれの記憶装置ブロックに対して個別にタ
イミング発生回路を設けることによって、それぞれを最
適なタイミングのもとにアクセスしようとすると、タイ
ミング制御回路力（複雑になり、構成部品点数が増加す
るという問題が生じる。

〔発明の目的〕

この発明の目的は、簡単な構成により動作時間の異なる
複数の記憶装置ブロックをそれぞれ最適なタイミングの
もとにアクセスすることができるメモリシステムを提供
することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、システムアドレス信号を受けて動作時間の異
なる記憶装置ブロックに対するアクセスを検出し、この
出力信号によって対応する記憶装置ブロックにおけるア
クセス時間に相当する初期値が設定され、所定のパルス
信号により時間針側動作を行う針数回路の出力信号によ
り各記憶装置ブロックに対する書込み又は読み出しの動
作時間の設定を行うようにするものである。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示され
ている。この実施例のメモリシステムにおいては、特に
制限されないが、高速記憶装置６と低速記憶装置７の２
Ｎ類の記憶装置を用いた場合を例にして説明する。

この実施例では、次のようなタイミング制御回路によっ
て上記記憶装置６．７のタイミング制御が行われる。す
なわち、アドレスバスＡＢからのシステムアドレス信号
を受けるアドレスデコーダ１によって上記２種類のメモ
リ装置６，７のいずれに対するアクセスかを検出する。

この検出出力ｍｌ、ｍ２は、セレクタ４の選択信号とし
て利用される。このセレクタ４は、初期値ＴＩ、’Ｔ２
を保持している記憶手段２．３を選択して、シフトレジ
スタ５に初期値Ｔ１又はＴ２を供給する。シフトレジス
タ５には、上記アドレスデコーダ１によって形成された
タイミング信号φ１により上記初期値Ｔ１又はＴ２がロ
ードされる。特に制限されないが、このシフトレジスタ
５は、１０ビツトのシフトレジスタにより構成される。

このシフトレジスタ５の第７ビツトから第１０ビツト目
の出力信号Ｄ７〜ＤＩＧが次のＡＮＤゲート回路０１〜
Ｇ４によって構成されたタイミング検出回路に供給され
る。

すなわち、第７ビツト目の信号Ｄ７は、インバータ回路
ＩＶＩによって反転され、第８ビツト目の信号Ｄ８とと
もにＡＮＤゲート回路Ｇ４の入力に供給される。このＡ
ＮＤゲート回路Ｇ４の出力信号は、記憶装置６又は７の
読み出し出力信号Ｄｏｕｔを受けるラッチレジスタ８の
ストローブ信号として使用される。上記アドレスデコー
ダ１の出力信号ｍ１とシフトレジスタ５の第８ビツト目
の信号Ｄ８とは、・ＡＮＤゲート回路Ｇ２の入力に供給
される。このＡＮＤゲート回路Ｇ２の出力信号ｃｓｉは
、高速記憶装置６のチップ選択信号として使用される。

上記アドレスデコーダ回路１の出力信号ｍ２とシフトレ
ジスタ５の第８ビツト目の信号Ｄ８とは、ＡＮＤゲート
回路Ｇ３の入力に供給される。このＡＮＤゲート回路Ｇ
３の出力信号Ｃ３２は、低速記憶装置７のチップ選択信
号として使用される。また、シフトレジスタ５の第９ビ
ツト目の信号Ｄ９は、インバータ回路ＩＶ２により反転
され、第１０ビツト目の信号ＤＩＯとともにＡＮＤゲー
ト回路Ｇ１の入力に供給される。このＡＮＤゲート回路
Ｇ１の出力信号は、図示しない中央処理装置（ＣＰ　Ｕ
）に送出する動作終了信号ＡＣＫとして使用される。

一方、上記タイミング制御回路によって制御される記憶
装置側は、各記憶装置６．７のデータ人力Ｄｉｎと上記
ラッチレジスタ８を介したデータ出力Ｄｏｕｔ”とは、
双方向バッファ９を介してデータバスＤＢに接続される
。なお、各記憶装置６．７には、アドレスバスＡＢから
のアドレス信号が供給されるものである（図示せず）。

次に、この実施例のメモリシステムの動作を第２図及び
第３図のタイミング図に従って説明する。

第２図には、低速記憶装置７　（Ｍ２）に対してアクセ
スを行った場合のタイミング図が示されている。この実
施例では、特に制限されないが、その初期値Ｔ２として
０１１１１１１１０Ｇが記憶手段３に保持されている。

したがって、記憶装置７を選択するようなシステムアド
レス信号がアドレスデコーダ１に供給されると、その出
力信号ｍ２が形成されてセレクタ４を介して上記初期値
Ｔ２がシフトレジスタ５に供給される。そして、この出
力信号ｍ２とクロックφとで形成されたロード信号φ１
に同期して、上記初期値Ｔ２がシフトレジスタ５に取り
込まれる。したがって、第１個目のクロックφのタイミ
ングでは、第７．８ビツト目の信号Ｄ７．ＤＢとが１と
なり、残り第９゜１０ビツト目の信号Ｄ９．ＤＩＯは、
０となる。このような初期値Ｔ２は、クロックφに従っ
て順次１ビツトづつ右側にシフトされる。このシフト動
作により１クロツクづつ遅れて信号Ｄ９．ＤＩＯ１が順
次１になる。また、７個目のクロックφが到来したとき
、初期値Ｔ２における第１ビツト目の０が第７ビツト目
にシフトされてくるので信号Ｄ７が０になる。以後、１
クロツクづつ遅れて信号Ｄ８〜ＤＩＯも順次０に変化す
る。

以上のシフトレジスタ５のシフト動作により、上記アド
レスデコーダ１の出力信号ｍ２の選択信号（論理“１”
）と、上記第８ビツト目の信号Ｄ８を受けるＡＮＤゲー
ト回路Ｇ３の出力信号ＣＳ２により記憶装置？　（Ｍ２
）が選択状態にされる。

ソシて、信号Ｄ７が０（ロウレベル）に変化するとき、
ストローブ信号φ２が形成されるので、読み出し動作で
あれば記憶装置７からの読み出し信号Ｄｏｕｔがラッチ
レジスタ８に取り込まれる。さらに、２クロツク分遅れ
て信号Ｄ９がＯになるので、ＡＮＤゲート回路Ｇ１によ
り動作終了信号へ〇Ｋが送出されてそのアクセスが終了
する。すなわち、図示しない中央処理装置ＣＰＵは、上
記動作終了信号ＡＣＫを受けて、上記読み出されたデー
タＤｏｕｔ’を双方向バッファを介して受け取るもので
ある。なお、書込み動作であれば、上記チップ選択期間
Ｃ３２の間に入力データＤｉｎを記憶装置７に供給し、
上記同様な動作終了信号ＡＣＫの転送を待って動作を終
了させるものである。

第３図には、高速記憶袋ｆ！ｉ６（Ｍｌ）に対してアク
セスを行った場合のタイミング図が示されている。この
実施例では、特に制限されないが、その初期値ＴＩとし
て０００００１１１００が記憶　。

手段２に保持されている。したがって、記憶装置６を選
択するようなシステムアドレス信号がアドレスデコーダ
１に供給されると、その出力信号ｍ１が形成されてセレ
クタ４を介して上記初期値Ｔ１がシフトレジスタ５に供
給される。そして、この出力信号ｍ１とクロックφとで
形成されたロード信号φ１に同期して、上記初期値ＴＩ
がシフトレジスタ５に取り込まれる。したがって、第１
個目のクロックφのタイミングでは、第７．８ビツト目
の信号Ｄ７．Ｄ８とが１となり、残り第９゜ｌＯビット
目の信号Ｄ９．ＤＩＯは０となる。このような初期値Ｔ
１は、クロックφに従って順次１ビツトづつ右側にシフ
トされる。このシフト動作により１クロツクづつ遅れて
信号Ｄ９．Ｄ１０が順次ｌになる。また、３個目のクロ
ックφが到来したとき、初期値ＴＩにおける第５ビツト
目の０が第７ビツト目にシフトされてくるので信号Ｄ７
が０になる。以後１．１クロツクづつ遅れて信号Ｄ８〜
ＤＩＯも順次Ｏに変化する。

以上のシフトレジスタ５のシフト動作←より、上記アド
レスデコーダ回路１の出力信号ｍ１の選択信号（論理“
１”）と、上記第８ビツト目の信号Ｄ８を受けるＡＮＤ
ゲート回路Ｇ３の出力信号ＣＳＩにより記憶装置６（Ｍ
ｌ）が選択状態にされる。そして、信号Ｄ７が０（ロウ
レベル）に変化するとき、ストローブ信号φ２が形成さ
れるので、読み出し動作であれば記憶装置６からの統み
出し信号Ｄｏｕｔがランチレジスタ８に取り込まれる。

さらに、２クロツク分遅れて信号Ｄ９が０になるので、
ＡＮＤゲート回路Ｇ１により動作終了信号ＡＣＫが送出
されてそのアクセスが終了する。

すなわち、図示しない中央処理装置ＣＰＵは、上起動作
終了信号ＡＣＫを受けて、上記読み出されたデータＤｏ
ｕｔ’を双方向バッファを介して受け取るものである。

なお、書込み動作であれば、上記チップ選択期間Ｃ８１
の間に入力データＤｉｎを記憶装置６に供給し、上記同
様な動作終了信号ＡＣＫの転送を待って動作を終了させ
るものである。

以上の動作により、低速記憶装置７は、クロックφが７
個分の期間動作状態にされ、高速記憶語Ｎ６は、クロッ
クφが３個分の期間動作状態にされる。したがって、こ
の実施例では、上記クロックφの１周期とクロックの数
とによりメモリ装置の動作時間と一致させるものである
。このような動作時間（アクセスクーイム）の設定は、
上記初期値の設定により簡単に実現できるものである。

〔効　果〕

（１，１アドレスデコーダ、シフトレジスタ、セレクタ
及びゲート回路のような簡単に回路により構成された単
一のタイミング制御回路によって、その動作時間の異な
る複数の記憶装置からなり、各記憶装置の動作時間に応
じたサイクルのもとに動作させることかできるメモリシ
ステムを得ることができるという効果が得られる。

（２）上記（１１により簡単な回路によりタイミング制
御を行うことができるから、メモリシステム全体の故障
率を減少させることができるという効果が得られる。

（３）上記＋１１によりタイミング制御回路の構成部品
点数が少なくてすむから、低価格のメモリシステムを得
ることができるという効果が得られる。

（４）上記（１）により、各記憶装置を最適動作サイク
ルでアクセスすることができるから、メモリアクセス時
間に無駄が生じない。したがって、記憶情報の入出力を
合理的に行うことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、３種類以上の
記憶装置に対しては、上記初期値を保持する記憶手段と
、ゲート回路を追加することによって上記同様にそれぞ
れの動作時間に応じたタイミング制御を行うことができ
る。

また、各記憶装置の動作時間に応じた時間設定を行う回
路は、上記シフトレジスタに代えプログラマブルカウン
タ等のような時間計測（パルス計数）回路を用いるもの
であってもよい。

さらに、各回路ブロックの具体的回路の構成は、種々の
実施形態を採ることができるものである。

〔利用分野〕

この発明は、動作時間の異なる複数の記憶装置からなる
メモリシステムに広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明に係るメモリシステムの一実施例を
示すブロック図、 第２図は、低速記憶装置のタイミング制御を説明するた
めのタイミング図、 第３図は、高速記憶装置のタイミング制御を説明するた
めのタイミング図である。 １・・アドレスデコーダ、２．３・・記憶手段、４・・
セレクタ、５・・シフトレジスタ、６・・高速記憶装置
、７・・低速記憶装置、８・・ラッチレジスタ、９・・
双方向バッファ

Claims (1)

1. 【特許請求の範囲】 １、動作時間の異なる複数の記憶装置ブロックと、シス
   テムアドレス信号を受けて上記記憶装置ブロックに対す
   るアクセスを検出するアドレスデコーダと、このアドレ
   スデコーダの出力信号によって対応する記憶装置ブロッ
   クにおけるアクセス時間に相当する初期値が設定され、
   所定のパルス信号により時間計測動作を行う計数回路と
   、この計数回路の出力信号により記憶装置ブロックに対
   する書込み又は読み出しの動作時間の設定を行うタイミ
   ング制御回路とを含むことを特徴とするメモリシステム
   。 ２、上記計数回路は、シフトレジスタにより構成される
   ものであることを特徴とする特許請求の範囲第１項記載
   のメモリシステム。 ３、上記タイミング制御回路は、読み出し出力信号をラ
   ッチ回路に取り込むタイミング信号と、中央処理装置に
   送出する動作終了信号とを形成するものであることを特
   徴とする特許請求の範囲第１又は第２項記載のメモリシ
   ステム。