JPH022236B2 - - Google Patents
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- JPH022236B2 JPH022236B2 JP5158782A JP5158782A JPH022236B2 JP H022236 B2 JPH022236 B2 JP H022236B2 JP 5158782 A JP5158782 A JP 5158782A JP 5158782 A JP5158782 A JP 5158782A JP H022236 B2 JPH022236 B2 JP H022236B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
(1) 発明の属する技術分野の説明
本発明は、インタリーブ動作可能な複数のメモ
リモジユールと、各メモリモジユールからの読み
出しデータを保持するためのレジスタとがメモリ
モジユール間で共用されている記憶装置に関する
ものである。
リモジユールと、各メモリモジユールからの読み
出しデータを保持するためのレジスタとがメモリ
モジユール間で共用されている記憶装置に関する
ものである。
(2) 従来技術の説明
近年情報処理における主記憶装置は半導体記憶
素子が使用され、記憶素子としてＭＳ（Metal
Oxide Semiconductor）型ダイナミツクRAM
（Random Access Memory）が一般的となつて
いる。特に、ＭＳにおける高集積化の進歩が急
速であり、現在では64KW×１ビツトの容量を持
つ素子が主流となりつつある。これに伴い記憶装
置としての高密度化も進み記憶装置として16MB
の容量を有する装置も珍しくない。このような状
下において、従来の記憶装置並びに中央処理装置
の構成についても大きな変化が見られる。第１図
は一般的な主記憶装置と中央処理装置との構成を
示す図である。１は中央処理装置（CPU）、２は
主記憶装置（MMU）、１０は演算ユニツト
（EXU）、１１はメモリアクセスレジスタ
（MAR）、１２はメモリ読み出しデータレジスタ
（MDＲ）、２１はメモリアクセス制御回路
（MACNT）２２はメモリ読み出しレジスタ
（MRDR）、２３，２４はメモリモジユール（記
憶部）であり、独立に動作できる。２５はデータ
選択回路を示す。主記憶装置２では中央処理装置
１からのアクセス要求に対しインタリーブ動作す
ることが可能になつている。そのタイミングを第
２図に示す。主記憶装置（MMU）２と、中央処
理装置（CPU）１とは同期したクロツクで動作
しており、１クロツク（Ｔ）単位に動作する。い
ま、演算ユニツト（EXU）１０からメモリアク
セス要求があるとすると、T0にてメモリアクセ
スレジスタ（MAR）１１にメモリリクエストと
動作モード（読み出しとする）、及びアクセス番
地（BANK0）をセツトし、主記憶装置２に対し
情報を転送する。主記憶装置２は前記情報をメモ
リアクセス制御回路（MACNT）２１のBANK0
用にT1で格納してBANK0の読み出し動作を開
始する。メモリモジユール２３は3T後に読み出
しデータRB0を出力し、T5にてメモリ読出しレ
ジスタ（MRDR）２２にセツトする。MRDRの
内容はCPU１に送られメモリ読み出しデータレ
ジスタ（MDOR）１２にセツトされ、その内容
がEXU１０により使用される。上述した記憶装
置はインタリーブ動作が可能であり、異なる
BANKへのメモリリクエスト要求の場合連続し
てアクセス要求可能である。CPU１はT0に続い
てT1においてもBANK1へのメモリアクセス要
求（読み出しとする）を出し、BANK0と同様の
動作によりT6において読み出しデータRB1を
MRDR２２にセツトする。読み出しデータが連
続してMRDR２２にセツトされ、次にCPU１の
MDＲ１２に転送され処理に使用される。この
ようなインタリーブ動作を可能としている記憶装
置においては、メモリ読出しレジスタ（MRDR）
２２はBANK共通に１個しか持たないことが多
い。その場合次のような問題が生じる。いま
CPU１においてクロツクストツプを行ない、そ
の後をマニユアル動作、すなわちステツプ動作に
よるクロツク歩進を行なつたとする。MMU２は
ＭＳ型ダイナミツクRAMを使用しているの
で、クロツクを停止させる記憶内容が失われる。
従つて、CPU１がクロツクストツプした場合で
も、MMU２はクロツク停止しないで、現在続行
中の動作を進め完了させる。CPU１のクロツク
停止が読み出しデータを受取る前であつて前記に
示すようなインタリーブ動作中であると、
BANK0の読み出しデータは、クロツク歩進開始
時にはMRDR２２にもMDＲ１２にも存在せ
ず、動作の継続性が保証されなくなる。
素子が使用され、記憶素子としてＭＳ（Metal
Oxide Semiconductor）型ダイナミツクRAM
（Random Access Memory）が一般的となつて
いる。特に、ＭＳにおける高集積化の進歩が急
速であり、現在では64KW×１ビツトの容量を持
つ素子が主流となりつつある。これに伴い記憶装
置としての高密度化も進み記憶装置として16MB
の容量を有する装置も珍しくない。このような状
下において、従来の記憶装置並びに中央処理装置
の構成についても大きな変化が見られる。第１図
は一般的な主記憶装置と中央処理装置との構成を
示す図である。１は中央処理装置（CPU）、２は
主記憶装置（MMU）、１０は演算ユニツト
（EXU）、１１はメモリアクセスレジスタ
（MAR）、１２はメモリ読み出しデータレジスタ
（MDＲ）、２１はメモリアクセス制御回路
（MACNT）２２はメモリ読み出しレジスタ
（MRDR）、２３，２４はメモリモジユール（記
憶部）であり、独立に動作できる。２５はデータ
選択回路を示す。主記憶装置２では中央処理装置
１からのアクセス要求に対しインタリーブ動作す
ることが可能になつている。そのタイミングを第
２図に示す。主記憶装置（MMU）２と、中央処
理装置（CPU）１とは同期したクロツクで動作
しており、１クロツク（Ｔ）単位に動作する。い
ま、演算ユニツト（EXU）１０からメモリアク
セス要求があるとすると、T0にてメモリアクセ
スレジスタ（MAR）１１にメモリリクエストと
動作モード（読み出しとする）、及びアクセス番
地（BANK0）をセツトし、主記憶装置２に対し
情報を転送する。主記憶装置２は前記情報をメモ
リアクセス制御回路（MACNT）２１のBANK0
用にT1で格納してBANK0の読み出し動作を開
始する。メモリモジユール２３は3T後に読み出
しデータRB0を出力し、T5にてメモリ読出しレ
ジスタ（MRDR）２２にセツトする。MRDRの
内容はCPU１に送られメモリ読み出しデータレ
ジスタ（MDOR）１２にセツトされ、その内容
がEXU１０により使用される。上述した記憶装
置はインタリーブ動作が可能であり、異なる
BANKへのメモリリクエスト要求の場合連続し
てアクセス要求可能である。CPU１はT0に続い
てT1においてもBANK1へのメモリアクセス要
求（読み出しとする）を出し、BANK0と同様の
動作によりT6において読み出しデータRB1を
MRDR２２にセツトする。読み出しデータが連
続してMRDR２２にセツトされ、次にCPU１の
MDＲ１２に転送され処理に使用される。この
ようなインタリーブ動作を可能としている記憶装
置においては、メモリ読出しレジスタ（MRDR）
２２はBANK共通に１個しか持たないことが多
い。その場合次のような問題が生じる。いま
CPU１においてクロツクストツプを行ない、そ
の後をマニユアル動作、すなわちステツプ動作に
よるクロツク歩進を行なつたとする。MMU２は
ＭＳ型ダイナミツクRAMを使用しているの
で、クロツクを停止させる記憶内容が失われる。
従つて、CPU１がクロツクストツプした場合で
も、MMU２はクロツク停止しないで、現在続行
中の動作を進め完了させる。CPU１のクロツク
停止が読み出しデータを受取る前であつて前記に
示すようなインタリーブ動作中であると、
BANK0の読み出しデータは、クロツク歩進開始
時にはMRDR２２にもMDＲ１２にも存在せ
ず、動作の継続性が保証されなくなる。
(3) 発明の目的
本発明の目的は、中央処理装置がクロツク停止
し、クロツク歩進によりメモリアクセス動作を実
行する場合、記憶装置内にクロツク歩進に応じて
読み出しデータを読み出しレジスタにセツトする
ことにより、上記データを保証するようにした記
憶装置を提供することにある。
し、クロツク歩進によりメモリアクセス動作を実
行する場合、記憶装置内にクロツク歩進に応じて
読み出しデータを読み出しレジスタにセツトする
ことにより、上記データを保証するようにした記
憶装置を提供することにある。
(4) 発明の構成
本発明は、処理装置から送られてくるクロツク
停止及びクロツク歩進を表わすクロツク停止信
号、クロツク歩進信号と、これらの信号により処
理装置のクロツクに同期してメモリ動作指定信号
と、アクセスメモリモジユール指定信号をシフト
するメモリ動作制御回路と、読み出しデータが記
憶装置の読み出しデータレジスタに保持されてい
る場合に、該読み出しデータの内容をメモリモジ
ユール対応に有する書き込みデータレジスタに転
送する手段と、処理装置のメモリアクセス時間に
応じてあらかじめ決められた処理装置クロツクタ
イミング時間に前記メモリ動作制御回路から制御
信号を取り出し、前記書き込みデータレジスタの
内容を読み出しデータレジスタに転送する手段と
を備えたことを特徴とするものである。
停止及びクロツク歩進を表わすクロツク停止信
号、クロツク歩進信号と、これらの信号により処
理装置のクロツクに同期してメモリ動作指定信号
と、アクセスメモリモジユール指定信号をシフト
するメモリ動作制御回路と、読み出しデータが記
憶装置の読み出しデータレジスタに保持されてい
る場合に、該読み出しデータの内容をメモリモジ
ユール対応に有する書き込みデータレジスタに転
送する手段と、処理装置のメモリアクセス時間に
応じてあらかじめ決められた処理装置クロツクタ
イミング時間に前記メモリ動作制御回路から制御
信号を取り出し、前記書き込みデータレジスタの
内容を読み出しデータレジスタに転送する手段と
を備えたことを特徴とするものである。
(5) 実施例
次に本発明について図面を参照して詳細に説明
する。第３図、第４図に本発明の一実施例を示
す。第５図、第６図にそのタイミングチヤートを
示す。第３図において、５１は書き込みデータレ
ジスタ（WDR）、５２は書き込みデータ、部分
書き込みデータ切替回路（MPXWW）、５３は書
き込みデータ、再書き込みデータ切替回路
（MPXWR）、５４はチエツクビツト発生回路
（ECG）、５５，５６は各々BANK0、BANK1の
書き込みデータレジスタ（B0WR，B1WR）、５
７，５８は各々BANK0、１のメモリモジユール
部（MMBANK0、MMBANK1）、５９は書き
込みデータバンク切替回路（MPXWB）、６０は
読み出しデータバンク切替回路（MPXRR）、６
１は読み出しデータ、書き込みデータ切替回路
（MPXRW）、６２はメモリ読み出しデータレジ
スタ（MRR）、６３はエラーチエツク訂正回路
（ECC）、６４は読み出しデータレジスタ
（MRDR）をそれぞれ示す。６５〜７０はAND
回路、２０１〜２２２は情報接続線（パス）をそ
れぞれ示す。また第４図において、１０１〜１０
６はレジスタを示し、記憶装置のクロツクに同期
してメモリアクセス要求（REQ）、メモリ動作指
定（Ｗ／Ｒ）、メモリモジユール指定（BANK−
SEL）の各信号をシフトする。また１０７〜１１
２はレジスタであり、記憶装置のクロツク又は処
理装置のクロツク歩進信号に同期して前記信号を
シフトする。１１３，１１４はクロツク停止、ク
ロツク歩進を処理装置から受取るレジスタを示
す。１１５はAND回路を、また１１６，１１７
はNAND回路を示す。１１８は記憶装置が動作
を開始して５クロツク目にBANK0または１の書
き込みデータレジスタのセツトタイミングを出力
する回路（バンク書き込みデータレジスタセツト
タイミング発生回路）である。第４図全体をメモ
リ動作制御回路と称することにする。
する。第３図、第４図に本発明の一実施例を示
す。第５図、第６図にそのタイミングチヤートを
示す。第３図において、５１は書き込みデータレ
ジスタ（WDR）、５２は書き込みデータ、部分
書き込みデータ切替回路（MPXWW）、５３は書
き込みデータ、再書き込みデータ切替回路
（MPXWR）、５４はチエツクビツト発生回路
（ECG）、５５，５６は各々BANK0、BANK1の
書き込みデータレジスタ（B0WR，B1WR）、５
７，５８は各々BANK0、１のメモリモジユール
部（MMBANK0、MMBANK1）、５９は書き
込みデータバンク切替回路（MPXWB）、６０は
読み出しデータバンク切替回路（MPXRR）、６
１は読み出しデータ、書き込みデータ切替回路
（MPXRW）、６２はメモリ読み出しデータレジ
スタ（MRR）、６３はエラーチエツク訂正回路
（ECC）、６４は読み出しデータレジスタ
（MRDR）をそれぞれ示す。６５〜７０はAND
回路、２０１〜２２２は情報接続線（パス）をそ
れぞれ示す。また第４図において、１０１〜１０
６はレジスタを示し、記憶装置のクロツクに同期
してメモリアクセス要求（REQ）、メモリ動作指
定（Ｗ／Ｒ）、メモリモジユール指定（BANK−
SEL）の各信号をシフトする。また１０７〜１１
２はレジスタであり、記憶装置のクロツク又は処
理装置のクロツク歩進信号に同期して前記信号を
シフトする。１１３，１１４はクロツク停止、ク
ロツク歩進を処理装置から受取るレジスタを示
す。１１５はAND回路を、また１１６，１１７
はNAND回路を示す。１１８は記憶装置が動作
を開始して５クロツク目にBANK0または１の書
き込みデータレジスタのセツトタイミングを出力
する回路（バンク書き込みデータレジスタセツト
タイミング発生回路）である。第４図全体をメモ
リ動作制御回路と称することにする。
第５図、第６図にタイミングを示す。波形１は
中央処理装置（CPU）側クロツクを示しT3まで
クロツクが存在したが、T4までクロツク停止状
態にあることを示している。以後クロツク歩進さ
れることによりT4、T5、T6、T7とクロツク出
力される。この間、主記憶装置（MMU）内はク
ロツクが連続して出ており停止することはない。
波形２はメモリリクエストを示し、立上りまたは
立下りを判断してMMUはリクエストの存在を知
るように構成されている。波形３，４は各バンク
のアドレスレジスタの内容を示す。波形５はメモ
リ読み出しデータレジスタ（MRR）６２のタイ
ミング、波形６は読み出しデータレジスタ
（MRDR）６４のタイミングを示す。波形７，８
は書き込みデータレジスタ（B0WR）５５、書
き込みデータレジスタ（B1WR）５６のクロツ
ク停止時のセツトタイミングを示す。波形９，１
０はB0WR５５，B1WR５６のタイミング波形
を示す。波形１１はCPUクロツクが停止してい
ることを示しているCLCK−STＰ信号、波
形１２はCPU側でクロツクが歩進されたこを表
わすCLCK−STEP信号を示す（該信号は１ク
ロツク巾を有する）。また波形２０はメモリリク
エストに付加されてきたメモリ動作信号（例えば
WRITE READ信号、アクセスバンク指定等）
を示し、波形２１〜２５はCPUのクロツクに同
期して動作するメモリ動作制御回路のシフトレジ
スタの出力を示している。T0にてCPUからリク
エストが送られてMMUの読み出し動作が開始し
たとする。この読み出し動作の結果としての読み
出しデータがCPU側に受け取られる前にクロツ
クが停止した場合、読み出しデータ湿失われてし
まう。CPU側クロツク停止は、CLCK−STEP
信号を通じてMMUに知らされる。T3において
クロツクが停止し、CLCK−STＰ信号が論
理“１”となり、CLCK−STＰ動作に入る。
MMUはCPU側クロツクが停止してもリフレツシ
ユ等の関係でクロツクは停止しない。従つてメモ
リモジユール５７，５８から読み出されたデータ
はパス２０８，２０９を介しMPXRR６０に送
られ、メモリモジユールの選択がされる。モジユ
ール選択されたデータはMPXRW６１に送られ
るが、該切替回路６１はCLCK−STEP信号が
存在しない時にはメモリモジユールからのデータ
を選択するようにCLCK−STＰ信号及びCL
ＯCK−STEP信号とAND回路６８で構成されて
いる。従つてパス２１０のデータはパス２１１に
転送され、MRR６２にセツトされる。レジスタ
（MRR）６２においてもCLCK−STEP信号が
ないため、パス２２１の信号は存在せず、通常の
読み出し時におけるレジスタの役割のみを果すこ
とになる。MRR６２にセツトされたデータは、
エラーチエツク訂正回路（ECC）６３にて必要
な処理をされ、MRDR６４に送られる。レジス
タ（MRDR）６４においてもCLOCK−STEP信
号がないため、パス２２２の信号は通常の読み出
し時のレジスタの役割以外について関知しない。
中央処理装置（CPU）側クロツクを示しT3まで
クロツクが存在したが、T4までクロツク停止状
態にあることを示している。以後クロツク歩進さ
れることによりT4、T5、T6、T7とクロツク出
力される。この間、主記憶装置（MMU）内はク
ロツクが連続して出ており停止することはない。
波形２はメモリリクエストを示し、立上りまたは
立下りを判断してMMUはリクエストの存在を知
るように構成されている。波形３，４は各バンク
のアドレスレジスタの内容を示す。波形５はメモ
リ読み出しデータレジスタ（MRR）６２のタイ
ミング、波形６は読み出しデータレジスタ
（MRDR）６４のタイミングを示す。波形７，８
は書き込みデータレジスタ（B0WR）５５、書
き込みデータレジスタ（B1WR）５６のクロツ
ク停止時のセツトタイミングを示す。波形９，１
０はB0WR５５，B1WR５６のタイミング波形
を示す。波形１１はCPUクロツクが停止してい
ることを示しているCLCK−STＰ信号、波
形１２はCPU側でクロツクが歩進されたこを表
わすCLCK−STEP信号を示す（該信号は１ク
ロツク巾を有する）。また波形２０はメモリリク
エストに付加されてきたメモリ動作信号（例えば
WRITE READ信号、アクセスバンク指定等）
を示し、波形２１〜２５はCPUのクロツクに同
期して動作するメモリ動作制御回路のシフトレジ
スタの出力を示している。T0にてCPUからリク
エストが送られてMMUの読み出し動作が開始し
たとする。この読み出し動作の結果としての読み
出しデータがCPU側に受け取られる前にクロツ
クが停止した場合、読み出しデータ湿失われてし
まう。CPU側クロツク停止は、CLCK−STEP
信号を通じてMMUに知らされる。T3において
クロツクが停止し、CLCK−STＰ信号が論
理“１”となり、CLCK−STＰ動作に入る。
MMUはCPU側クロツクが停止してもリフレツシ
ユ等の関係でクロツクは停止しない。従つてメモ
リモジユール５７，５８から読み出されたデータ
はパス２０８，２０９を介しMPXRR６０に送
られ、メモリモジユールの選択がされる。モジユ
ール選択されたデータはMPXRW６１に送られ
るが、該切替回路６１はCLCK−STEP信号が
存在しない時にはメモリモジユールからのデータ
を選択するようにCLCK−STＰ信号及びCL
ＯCK−STEP信号とAND回路６８で構成されて
いる。従つてパス２１０のデータはパス２１１に
転送され、MRR６２にセツトされる。レジスタ
（MRR）６２においてもCLCK−STEP信号が
ないため、パス２２１の信号は存在せず、通常の
読み出し時におけるレジスタの役割のみを果すこ
とになる。MRR６２にセツトされたデータは、
エラーチエツク訂正回路（ECC）６３にて必要
な処理をされ、MRDR６４に送られる。レジス
タ（MRDR）６４においてもCLOCK−STEP信
号がないため、パス２２２の信号は通常の読み出
し時のレジスタの役割以外について関知しない。
以上のようにMRR６２、MRDR６４に各バン
クからの読み出しデータは連続してセツトされる
（波形５，６）、MRDR６４にセツトされたデー
タは、パス２１４を通じて１つはCPUへ、他方
はMPXWR５３に送られるが、CPUへのデータ
は、CPU側クロツク停止中の為、無視されるこ
とになる。
クからの読み出しデータは連続してセツトされる
（波形５，６）、MRDR６４にセツトされたデー
タは、パス２１４を通じて１つはCPUへ、他方
はMPXWR５３に送られるが、CPUへのデータ
は、CPU側クロツク停止中の為、無視されるこ
とになる。
MPXWR５３は、クロツクストツプ時には現
在実行中のサイクルがReadであれば、B0WR５
５、B1WR５６のセツトタイミングB0WR−Ｓ
又はB1WR−Ｓのいづれかが出力される条件の
もとで、パス２１４を選択し、MRDR６４の内
容を、パス２０４、チエツクビツト発生回路
（ECG）５４、パス２０５を通じてB0WR５５、
B1WR５に転送する。B0WR５５、B1WR５６
ではアクセスの順（本実施例ではBANK0、
BANK1の順）にしたがつて出力されるレジスタ
セツトタイミングB0WR−Ｓ，B1WR−Ｓによ
り、読み出しデータが順次バンクの書き込みレジ
スタにセツトされる（波形９，１０に示す）。
CPU側でクロツク歩進が実行され、クロツクT4
が出力されかつCLCK−STEP信号がMMU側
に転送されてくる。一方、CPU側クロツクと同
期して動作するメモリ動作制御信号CNT（T3）
はBANK0にRead動作のリクエストがあつたこ
とを示している。メモリ動作制御信号CNT（T3）
のうち、BANK指定信号CNT（T3）−BAが
MPXWB５９に送られ、BANK0側のき込みデ
ータレジスタの出力を選択し、BANK0（メモリ
モジユール０）のデータをパス２１５に出力す
る。パス２１５のデータはMPXRW６１に送ら
れるが、CLCK−STＰ信号及びCLCK−
STEP信号によりパス２１５が選択され、パス２
１１へ出力し、MRR６２に入力される。メモリ
読み出しデータレジスタMRR６２には、メモリ
動作信号CNT（T3）のうちREAD信号CNT（T3）
−READ及びCLCK−STＰ信号、CLCK
−STEP信号の条件でパス２１１のデータがセツ
トされる。この結果、BANK0からの読み出しデ
ータが再びCPUのクロツクT4にてMRR６２に
セツトされる。更にCPU側でクロツク歩進が実
行されクロツクT5が与えられる。この時には、
MFF６２の内容がECC６３を介してMRDR６４
に送られ、メモリ動作制御信号CNT（T4）の
READ信号CNT（T4）−READ及びCLCK−
STＰ信号、CLCK−STEP信号の条件で
MRDR６４にセツトされる。同時にMRR６２に
はBANK1からの読み出しデータがセツトされて
いる。T5でセツトされたMRDR６４の内容は次
のクロツク歩進によるクロツクT6まで保持され
ているので、CPU側ではリクエストを出してか
ら規定のクロツク数経過後（一般にこれをアクセ
スタイムという）に、読み出しデータをCPU側
読み出しデータレジスタに取り込むことが可能に
なる。続いてクロツク歩進をすれば、クロツク
T7により次のBANK1のデータを取り込むこと
ができる。メモリ動作制御信号を発生するための
一実施例を第４図に示す。本実施例のように回路
を構成すれば、第６図に示すタイミングのごとく
メモリ動作制御信号を発生させることができる。
本実施例によらない場合、般にはインタリーブ数
だけ読み出しレジスタを持つ必要がある。この場
合、データビツト数が大きい場合、HW量の増加
は極めて大きなものになる。
在実行中のサイクルがReadであれば、B0WR５
５、B1WR５６のセツトタイミングB0WR−Ｓ
又はB1WR−Ｓのいづれかが出力される条件の
もとで、パス２１４を選択し、MRDR６４の内
容を、パス２０４、チエツクビツト発生回路
（ECG）５４、パス２０５を通じてB0WR５５、
B1WR５に転送する。B0WR５５、B1WR５６
ではアクセスの順（本実施例ではBANK0、
BANK1の順）にしたがつて出力されるレジスタ
セツトタイミングB0WR−Ｓ，B1WR−Ｓによ
り、読み出しデータが順次バンクの書き込みレジ
スタにセツトされる（波形９，１０に示す）。
CPU側でクロツク歩進が実行され、クロツクT4
が出力されかつCLCK−STEP信号がMMU側
に転送されてくる。一方、CPU側クロツクと同
期して動作するメモリ動作制御信号CNT（T3）
はBANK0にRead動作のリクエストがあつたこ
とを示している。メモリ動作制御信号CNT（T3）
のうち、BANK指定信号CNT（T3）−BAが
MPXWB５９に送られ、BANK0側のき込みデ
ータレジスタの出力を選択し、BANK0（メモリ
モジユール０）のデータをパス２１５に出力す
る。パス２１５のデータはMPXRW６１に送ら
れるが、CLCK−STＰ信号及びCLCK−
STEP信号によりパス２１５が選択され、パス２
１１へ出力し、MRR６２に入力される。メモリ
読み出しデータレジスタMRR６２には、メモリ
動作信号CNT（T3）のうちREAD信号CNT（T3）
−READ及びCLCK−STＰ信号、CLCK
−STEP信号の条件でパス２１１のデータがセツ
トされる。この結果、BANK0からの読み出しデ
ータが再びCPUのクロツクT4にてMRR６２に
セツトされる。更にCPU側でクロツク歩進が実
行されクロツクT5が与えられる。この時には、
MFF６２の内容がECC６３を介してMRDR６４
に送られ、メモリ動作制御信号CNT（T4）の
READ信号CNT（T4）−READ及びCLCK−
STＰ信号、CLCK−STEP信号の条件で
MRDR６４にセツトされる。同時にMRR６２に
はBANK1からの読み出しデータがセツトされて
いる。T5でセツトされたMRDR６４の内容は次
のクロツク歩進によるクロツクT6まで保持され
ているので、CPU側ではリクエストを出してか
ら規定のクロツク数経過後（一般にこれをアクセ
スタイムという）に、読み出しデータをCPU側
読み出しデータレジスタに取り込むことが可能に
なる。続いてクロツク歩進をすれば、クロツク
T7により次のBANK1のデータを取り込むこと
ができる。メモリ動作制御信号を発生するための
一実施例を第４図に示す。本実施例のように回路
を構成すれば、第６図に示すタイミングのごとく
メモリ動作制御信号を発生させることができる。
本実施例によらない場合、般にはインタリーブ数
だけ読み出しレジスタを持つ必要がある。この場
合、データビツト数が大きい場合、HW量の増加
は極めて大きなものになる。
本実施例に示すようにデータ系回路に読み出し
データを書き込みレジスタに戻す信号経路と、書
き込みレジスタに格納したデータをCPUのクロ
ツクに同期したタイミングで読み出しデータレジ
スタに戻す信号経路及びそれの経路を制御する回
路をメモリ内に設けることにより大巾にHW量を
削減した回路を供給できる。
データを書き込みレジスタに戻す信号経路と、書
き込みレジスタに格納したデータをCPUのクロ
ツクに同期したタイミングで読み出しデータレジ
スタに戻す信号経路及びそれの経路を制御する回
路をメモリ内に設けることにより大巾にHW量を
削減した回路を供給できる。
(6) 発明の効果
以上説明したように、本発明は中央処理装置が
クロツク停止し、クロツク歩進によりメモリアク
セス動作を実行する場合に、クロツク歩進に応じ
て読み出しデータを記憶装置内の読み出しレジス
タにセツトするので、読み出しデータが消失する
のを防止でき、動作の継続性を保証できる効果を
有するものである。
クロツク停止し、クロツク歩進によりメモリアク
セス動作を実行する場合に、クロツク歩進に応じ
て読み出しデータを記憶装置内の読み出しレジス
タにセツトするので、読み出しデータが消失する
のを防止でき、動作の継続性を保証できる効果を
有するものである。
第１図は従来の実施例を示すブロツク図、第２
図はそのタイムチヤート、第３図及び第４図は本
発明の一実施例を示すブロツク図、第５図、第６
図はそのタイムチヤートを示す。 １……中央処理装置、２……記憶装置、１０…
…演算ユニツト、１１……メモリアクセスレジス
タ、１２……メモリ読み出しデータレジスタ、２
１……メモリアクセス制御回路、２２……メモリ
読み出しレジスタ、２３，２４……メモリモジユ
ール、２５……データ選択回路、５１……書き込
みデータレジスタ、５２……書き込みデータ、部
分書き込みデータ切替回路、５３……書き込みデ
ータ再書き込みデータ切替回路、５４……チエツ
クビツト発生回路、５５，５６……BANK0書き
込みデータレジスタ、BANK1書き込みデータレ
ジスタ、５７，５８……BANK0及びBANK1メ
モリモジユール、５９……書き込みデータバンク
切替回路、６０……読み出しデータバンク切替回
路、６１……読み出しデータ、書き込みデータ切
替回路、６２……メモリ読み出しデータレジス
タ、６３……エラーチエツク訂正回路、６４……
読み出しデータレジスタ、６５〜７０……AND
回路、２０１〜２０２……情報接続線（パス）、
１０１〜１１２……レジスタ、１１３……クロツ
ク停止信号レジスタ、１１４……クロツク歩進信
号レジスタ、１１５……AND回路、１１６，１
１７……NAND回路、１１８……書き込みデー
タレジスタセツト信号発生回路。
図はそのタイムチヤート、第３図及び第４図は本
発明の一実施例を示すブロツク図、第５図、第６
図はそのタイムチヤートを示す。 １……中央処理装置、２……記憶装置、１０…
…演算ユニツト、１１……メモリアクセスレジス
タ、１２……メモリ読み出しデータレジスタ、２
１……メモリアクセス制御回路、２２……メモリ
読み出しレジスタ、２３，２４……メモリモジユ
ール、２５……データ選択回路、５１……書き込
みデータレジスタ、５２……書き込みデータ、部
分書き込みデータ切替回路、５３……書き込みデ
ータ再書き込みデータ切替回路、５４……チエツ
クビツト発生回路、５５，５６……BANK0書き
込みデータレジスタ、BANK1書き込みデータレ
ジスタ、５７，５８……BANK0及びBANK1メ
モリモジユール、５９……書き込みデータバンク
切替回路、６０……読み出しデータバンク切替回
路、６１……読み出しデータ、書き込みデータ切
替回路、６２……メモリ読み出しデータレジス
タ、６３……エラーチエツク訂正回路、６４……
読み出しデータレジスタ、６５〜７０……AND
回路、２０１〜２０２……情報接続線（パス）、
１０１〜１１２……レジスタ、１１３……クロツ
ク停止信号レジスタ、１１４……クロツク歩進信
号レジスタ、１１５……AND回路、１１６，１
１７……NAND回路、１１８……書き込みデー
タレジスタセツト信号発生回路。
Claims (1)
- １ インタリーブ動作可能な複数のメモリモジユ
ールと、各メモリモジユールからの読み出しデー
タを保持するためのレジスタとがメモリモジユー
ル間で共用されている記憶装置において、読み出
しデータを受取る処理装置がクロツク停止、およ
びクロツク歩進をしたことを表わすクロツク停止
信号及びクロツク歩進信号により、処理装置のク
ロツクに同期してメモリ動作指定信号及びアクセ
スメモリ指定信号をシフトするメモリ動作制御回
路と、読み出しデータが記憶装置の読み出しデー
タレジスタに保持されている場合、読み出しレジ
スタの内容をメモリモジユール対応に有する書き
込みデータレジスタに転送する手段と、アクセス
時間に応じてあらかじめ決められた処理装置クロ
ツクタイミング時間に前記メモリ動作制御回路か
ら制御信号を取り出し、前記書き込みデータレジ
スタの内容を読み出しデータレジスタに転送する
手段とを有することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158782A JPS58169385A (ja) | 1982-03-30 | 1982-03-30 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158782A JPS58169385A (ja) | 1982-03-30 | 1982-03-30 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169385A JPS58169385A (ja) | 1983-10-05 |
| JPH022236B2 true JPH022236B2 (ja) | 1990-01-17 |
Family
ID=12891058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5158782A Granted JPS58169385A (ja) | 1982-03-30 | 1982-03-30 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169385A (ja) |
-
1982
- 1982-03-30 JP JP5158782A patent/JPS58169385A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169385A (ja) | 1983-10-05 |
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