JPH0525330B2 - - Google Patents
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- JPH0525330B2 JPH0525330B2 JP61314971A JP31497186A JPH0525330B2 JP H0525330 B2 JPH0525330 B2 JP H0525330B2 JP 61314971 A JP61314971 A JP 61314971A JP 31497186 A JP31497186 A JP 31497186A JP H0525330 B2 JPH0525330 B2 JP H0525330B2
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- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Description
【発明の詳細な説明】
〔概要〕
本発明はダイナミツクRAMコントローラであ
つて、CPUより供給されるメモリアクセス要求
信号及びシステムクロツクより高周波数のクロツ
ク信号を用いて行アドレスストローブ信号、列ア
ドレスストローブ信号、高速アクセスモード用の
列アドレスストローブ信号夫々を発生することに
より、CPUの処理効率を向上させ、かつ高速ア
クセスモードにおけるアクセス速度を高速化す
る。
つて、CPUより供給されるメモリアクセス要求
信号及びシステムクロツクより高周波数のクロツ
ク信号を用いて行アドレスストローブ信号、列ア
ドレスストローブ信号、高速アクセスモード用の
列アドレスストローブ信号夫々を発生することに
より、CPUの処理効率を向上させ、かつ高速ア
クセスモードにおけるアクセス速度を高速化す
る。
本発明はダイナミツクRAMコントローラに関
し、CPUより供給されるアドレスを行アドレス
と列アドレスとに分離して時系列にダイナミツク
RAMに供給するダイナミツクRAMコントロー
ラに関する。
し、CPUより供給されるアドレスを行アドレス
と列アドレスとに分離して時系列にダイナミツク
RAMに供給するダイナミツクRAMコントロー
ラに関する。
ダイナミツクRAMは直交するワード線とビツ
ト線との交点にメモリセルがマトリクス状に配列
されており、行アドレスで任意のワード線を指定
し、このワード線に接続された全メモリセルの情
報を検出し、次に列アドレスで任意のビツト線を
指定して、単一のメモリセルのアクセスを行な
う。
ト線との交点にメモリセルがマトリクス状に配列
されており、行アドレスで任意のワード線を指定
し、このワード線に接続された全メモリセルの情
報を検出し、次に列アドレスで任意のビツト線を
指定して、単一のメモリセルのアクセスを行な
う。
このため、任意のワード線に接続された全メモ
リセルの情報を検出した後、行アドレスを固定し
て列アドレスを順次変更することにより、複数の
メモリセルを高速にアクセスすることが可能であ
る。
リセルの情報を検出した後、行アドレスを固定し
て列アドレスを順次変更することにより、複数の
メモリセルを高速にアクセスすることが可能であ
る。
この高速アクセスのモードとしては、行アドレ
スを固定して列アドレスを４回イクリメントして
連続する４つの列アドレスのメモリセルを順次ア
クセスするニブル・モードと、行アドレスを固定
して列アドレスを任意に変更して複数の列アドレ
スのメモリセルを順次アクセスするページ・モー
ドとがある。
スを固定して列アドレスを４回イクリメントして
連続する４つの列アドレスのメモリセルを順次ア
クセスするニブル・モードと、行アドレスを固定
して列アドレスを任意に変更して複数の列アドレ
スのメモリセルを順次アクセスするページ・モー
ドとがある。
第４図は従来のダイナミツクRAMコントロー
ラを用いたシステムのブロツク系統図を示す。図
中、CPU１０は外付けのタイミング信号発生回
路等を含んだものであり、ダイナミツクRAM
（以下「Ｄ−RAM」という）１１をアクセスす
るためのアドレスを生成すると共に、行アドレス
の取込みタイミングを指示するストローブ信号
RAS、及び列アドレスの取込みタイミングを指
示するストローブ信号、及び各種制御信号
を生成している。
ラを用いたシステムのブロツク系統図を示す。図
中、CPU１０は外付けのタイミング信号発生回
路等を含んだものであり、ダイナミツクRAM
（以下「Ｄ−RAM」という）１１をアクセスす
るためのアドレスを生成すると共に、行アドレス
の取込みタイミングを指示するストローブ信号
RAS、及び列アドレスの取込みタイミングを指
示するストローブ信号、及び各種制御信号
を生成している。
上記のアドレス及びストローブ信号、
CAS、制御信号夫々はダイナミツクRAMコント
ローラ１２に供給される。ダイナミツクRAMコ
ントローラ１２はアドレスを行アドレスと列アド
レスとに分離して時系列にＤ−RAM１１に供給
すると共に、ストローブ信号、、制御
信号をＤ−RAM１１に供給する。Ｄ−RAM１
１はストローブ信号の供給により行アドレ
スを取込み、またストローブ信号の供給に
より列アドレスを取込む。更にダイナミツク
RAMコントローラ１２はＤ−RAM１１のリフ
レツシユタイミング並びにリフレツシユ用の行ア
ドレスを提供し、同時にリフレツシユ・サイクル
とリード／ライト・サイクルとのアービトレーシ
ヨン（調停）を行なつている。
CAS、制御信号夫々はダイナミツクRAMコント
ローラ１２に供給される。ダイナミツクRAMコ
ントローラ１２はアドレスを行アドレスと列アド
レスとに分離して時系列にＤ−RAM１１に供給
すると共に、ストローブ信号、、制御
信号をＤ−RAM１１に供給する。Ｄ−RAM１
１はストローブ信号の供給により行アドレ
スを取込み、またストローブ信号の供給に
より列アドレスを取込む。更にダイナミツク
RAMコントローラ１２はＤ−RAM１１のリフ
レツシユタイミング並びにリフレツシユ用の行ア
ドレスを提供し、同時にリフレツシユ・サイクル
とリード／ライト・サイクルとのアービトレーシ
ヨン（調停）を行なつている。
上記従来のダイナミツクRAMコントローラ１
２はCPU１０より供給されるストローブ信号
RAS、夫々を単に増幅してＤ−RAM１１に
供給しているにすぎない。このようにCPU１０
でストローブ信号、とを発生するため、
CPU１０処理効率が悪化するという問題点があ
つた。
２はCPU１０より供給されるストローブ信号
RAS、夫々を単に増幅してＤ−RAM１１に
供給しているにすぎない。このようにCPU１０
でストローブ信号、とを発生するため、
CPU１０処理効率が悪化するという問題点があ
つた。
また、CPU１０は通常数ＭHzのシステムクロ
ツクで動作しており、CPU１０含まれる外付け
のタイミング信号発生回路で生成されるストロー
ブ信号、の周期はシステムクロツクの
周波数により制限されている。従つて、ストロー
ブ信号、の周期をシステムクロツクの
周期より小として高速アクセスモードにおけるア
クセス速度を更に高速化することは上記タイミン
グ信号発生回路の構造が複雑となるために、従来
行なわれていないという問題点があつた。
ツクで動作しており、CPU１０含まれる外付け
のタイミング信号発生回路で生成されるストロー
ブ信号、の周期はシステムクロツクの
周波数により制限されている。従つて、ストロー
ブ信号、の周期をシステムクロツクの
周期より小として高速アクセスモードにおけるア
クセス速度を更に高速化することは上記タイミン
グ信号発生回路の構造が複雑となるために、従来
行なわれていないという問題点があつた。
本発明は上記の点に鑑みてなせらたものであ
り、CPUの処理効率が向上し、高速アクセスモ
ードにおけるアクセス速度を更に高速化するダイ
ナミツクRAMコントローラを提供することを目
的する。
り、CPUの処理効率が向上し、高速アクセスモ
ードにおけるアクセス速度を更に高速化するダイ
ナミツクRAMコントローラを提供することを目
的する。
本発明のダイナミツクRAMコントローラは、
CPU２０が出力するアドレスの取込みを指示す
るアドレスストローブ信号をCPU２０で用いら
れるシステムクロツク信号より高周波数のクロツ
ク信号とを供給され、メモリアクセス要求信号を
クロツク信号により取込んでクロツク信号に同期
した行アドレスの取込みを指示する行アドレスス
トローブ信号を発生する行アドレスストローブ発
生回路６０と、 行アドレス信号の発生後一定時間遅延して列ア
ドレスの取込みを指示する列アドレスストローブ
信号を発生する遅延回路４４と、 ダイナミツクRAM２９の高速アクセスモード
時に、遅延回路４４が列アドレスストローブ信号
を発生した後、クロツク信号に同期して高速アク
セスモード用の列アドレスストローブを発生する
高速アクセス列アドレススローブ発生回路６１と
を有する。
CPU２０が出力するアドレスの取込みを指示す
るアドレスストローブ信号をCPU２０で用いら
れるシステムクロツク信号より高周波数のクロツ
ク信号とを供給され、メモリアクセス要求信号を
クロツク信号により取込んでクロツク信号に同期
した行アドレスの取込みを指示する行アドレスス
トローブ信号を発生する行アドレスストローブ発
生回路６０と、 行アドレス信号の発生後一定時間遅延して列ア
ドレスの取込みを指示する列アドレスストローブ
信号を発生する遅延回路４４と、 ダイナミツクRAM２９の高速アクセスモード
時に、遅延回路４４が列アドレスストローブ信号
を発生した後、クロツク信号に同期して高速アク
セスモード用の列アドレスストローブを発生する
高速アクセス列アドレススローブ発生回路６１と
を有する。
本発明においては、行アドレスストローブ発生
回路６０はCPU２０よる供給されるメモリアク
セス要求信号を受けた後行アドレスストローブ信
号を発生する。遅延回路４４は上記行アドレスス
トローブ信号発生後一定時間後に列アドレススト
ローブ信号を生成する。
回路６０はCPU２０よる供給されるメモリアク
セス要求信号を受けた後行アドレスストローブ信
号を発生する。遅延回路４４は上記行アドレスス
トローブ信号発生後一定時間後に列アドレススト
ローブ信号を生成する。
また、高速アクセス列アドレスストローブ発生
回路６１はシステムクロツクより高周波数のクロ
ツク信号に同期して高速アクセスモード用の列ア
ドレスストローブ信号を発生する。
回路６１はシステムクロツクより高周波数のクロ
ツク信号に同期して高速アクセスモード用の列ア
ドレスストローブ信号を発生する。
従つてCPU２０はアドレスとメモリアクセス
要求信号を生成するだけで、行アドレスストロー
ブ信号、列アドレスストローブ信号夫々を生成す
る必要がなく、高速アクセスモード用の列アドレ
スストローブ信号はシステムクロツクの周波数に
より制限を受けない。
要求信号を生成するだけで、行アドレスストロー
ブ信号、列アドレスストローブ信号夫々を生成す
る必要がなく、高速アクセスモード用の列アドレ
スストローブ信号はシステムクロツクの周波数に
より制限を受けない。
第１図は本発明のダイナミツクRAMコントロ
ーラを用いたシステムの全体構成図を示す。
ーラを用いたシステムの全体構成図を示す。
同図中、２０はCPUであり、クロツクジエネ
レータ２１より数ＭHzのシステムクロツク信号を
供給されて動作を行ない、各10ビツトの行アドレ
ス及び列アドレスをアドレスバス２２ａ，２２ｂ
に送出し、またアドレスの取込みタイミングを指
示するメモリアクセス要求信号としてのアドレス
ストローブ信号、読み出しと書き込みとを切
換えるリード／ライト信号Ｒ／、高速アクセス
モード中のニブルモードを指示する制御信号
NMC、高速アクセスモード中のページモードを
指示する制御信号、外部／内部リフレツシ
ユ切換信号夫々を出力する。この制御信号
NMC、はアドレスの空ビツトを用いて出力
される。
レータ２１より数ＭHzのシステムクロツク信号を
供給されて動作を行ない、各10ビツトの行アドレ
ス及び列アドレスをアドレスバス２２ａ，２２ｂ
に送出し、またアドレスの取込みタイミングを指
示するメモリアクセス要求信号としてのアドレス
ストローブ信号、読み出しと書き込みとを切
換えるリード／ライト信号Ｒ／、高速アクセス
モード中のニブルモードを指示する制御信号
NMC、高速アクセスモード中のページモードを
指示する制御信号、外部／内部リフレツシ
ユ切換信号夫々を出力する。この制御信号
NMC、はアドレスの空ビツトを用いて出力
される。
ダイナミツクRAMコントローラ２３はマルチ
プレクサ２４、リフレツシユ・タイム・ジエネレ
ータ２５、アービタ２６、タイミング・ジエネレ
ータ２７より構成されている。
プレクサ２４、リフレツシユ・タイム・ジエネレ
ータ２５、アービタ２６、タイミング・ジエネレ
ータ２７より構成されている。
マルチプレクサ２４はアドレスバス２２ａ，２
２ｂより供給される行アドレスと列アドレスとの
いずれか一方を選択信号に応じて切換選択してア
ドレスバス２８よりＤ−RAM２９に供給する。
２ｂより供給される行アドレスと列アドレスとの
いずれか一方を選択信号に応じて切換選択してア
ドレスバス２８よりＤ−RAM２９に供給する。
リフレツシユ・タイム・ジエネレータ２５は外
部／内部リフレツシユ切換信号が内部リフレツシ
ユ・モードを指示するとき、クロツク・ジエネレ
ータ２１より供給されるクロツク信号CLKから
一定周期でＤ−RAM２９のリフレツシユを要求
するリフレツシユリクエスト信号を生成しアービ
タ２６に供給する。ところでクロツクジエネレー
タ２１の出力するクロツク信号CLKは源発振信
号で上記システムクロツク信号の数倍の周波数で
例えば15〜30MHzの信号である。
部／内部リフレツシユ切換信号が内部リフレツシ
ユ・モードを指示するとき、クロツク・ジエネレ
ータ２１より供給されるクロツク信号CLKから
一定周期でＤ−RAM２９のリフレツシユを要求
するリフレツシユリクエスト信号を生成しアービ
タ２６に供給する。ところでクロツクジエネレー
タ２１の出力するクロツク信号CLKは源発振信
号で上記システムクロツク信号の数倍の周波数で
例えば15〜30MHzの信号である。
アービタ２６はクロツク信号CLKに同期して
動作し、リフレツシユリクエスト信号とアドレス
ストローブ信号とを供給されて、リード／ラ
イト・サイクルとリフレツシユ・サイクルとの優
先順位を決定し調整し、調整後のリフレツシユリ
クエスト信号をタイミングジエネレータ２７に供
給する。
動作し、リフレツシユリクエスト信号とアドレス
ストローブ信号とを供給されて、リード／ラ
イト・サイクルとリフレツシユ・サイクルとの優
先順位を決定し調整し、調整後のリフレツシユリ
クエスト信号をタイミングジエネレータ２７に供
給する。
タイミング・ジエネレータ２７は上記のリフレ
ツシユリクエスト信号、CPU２０よりのアドレ
スストローブ信号、リード／ライト信号Ｒ／
Ｗ、制御信号、及びクロツク信号CLK
を供給されて、行アドレスと列アドレスとの切換
選択を指示する選択信号を生成しマルチプレクサ
２４に供給すると共に、行アドレスストローブ信
号、列アドレスストローブ信号、ライ
トイネーブル信号夫々を生成してＤ−RAM
２９に供給し、またリフレツシユ・サイクルであ
ることを指示するレデイ信号RDYを生成して
CPU２０に供給する。
ツシユリクエスト信号、CPU２０よりのアドレ
スストローブ信号、リード／ライト信号Ｒ／
Ｗ、制御信号、及びクロツク信号CLK
を供給されて、行アドレスと列アドレスとの切換
選択を指示する選択信号を生成しマルチプレクサ
２４に供給すると共に、行アドレスストローブ信
号、列アドレスストローブ信号、ライ
トイネーブル信号夫々を生成してＤ−RAM
２９に供給し、またリフレツシユ・サイクルであ
ることを指示するレデイ信号RDYを生成して
CPU２０に供給する。
上記タイミング・ジエネレータ２７の要部につ
いて第２図と共に更に詳しく説明する。
いて第２図と共に更に詳しく説明する。
同図中、端子３１にはリード／ライト・サイク
ルにＨレベルでリフレツシユ・サイクルが必要と
なつたときにＬレベルとなるリフレツシユリクエ
スト信号が入来し、端子３２にはＬレベルでアド
レスの取込みを指示するアドレスストローブ信号
ASが入来し、端子３３にはクロツク信号CLKが
入来する。また、端子３４には通常アクセスモー
ドでＨレベル、高速アクセスモード中のニブルモ
ードでのみＬレベルの制御信号が入来し、
端子３５には通常アクセスモードでＨレベル、高
速アクセスモード中のページモードのみでＬレベ
ルの制御信号が入来する。
ルにＨレベルでリフレツシユ・サイクルが必要と
なつたときにＬレベルとなるリフレツシユリクエ
スト信号が入来し、端子３２にはＬレベルでアド
レスの取込みを指示するアドレスストローブ信号
ASが入来し、端子３３にはクロツク信号CLKが
入来する。また、端子３４には通常アクセスモー
ドでＨレベル、高速アクセスモード中のニブルモ
ードでのみＬレベルの制御信号が入来し、
端子３５には通常アクセスモードでＨレベル、高
速アクセスモード中のページモードのみでＬレベ
ルの制御信号が入来する。
リード／ライト・サイクルではリフレツシユリ
クエスト信号がＨレベルであるので、第３図Ｂに
示す如きアドレスストローブ信号はアンド回
路３６ａ，３６ｂを介してＪ型フリツプフロツ
プ３７のＪ端子及び端子に供給される。また、
アドレスストローブ信号はインバータ３８で
反転されてフリツプフロツプ３７，３９夫々のＰ
端子（プリセツト端子）に供給され、フリツプフ
ロツプ３７，３９はアドレスストローブ信号
がＬレベルとなつた後動作を行なう。第３図Ａに
示すクロツク信号CLKはバツフアアンプ４０を
経た後、フリツプフロツプ３９のCLK端子に供
給され、またインバータ４１を介してフリツプフ
ロツプ３７のCLK端子に供給される。
クエスト信号がＨレベルであるので、第３図Ｂに
示す如きアドレスストローブ信号はアンド回
路３６ａ，３６ｂを介してＪ型フリツプフロツ
プ３７のＪ端子及び端子に供給される。また、
アドレスストローブ信号はインバータ３８で
反転されてフリツプフロツプ３７，３９夫々のＰ
端子（プリセツト端子）に供給され、フリツプフ
ロツプ３７，３９はアドレスストローブ信号
がＬレベルとなつた後動作を行なう。第３図Ａに
示すクロツク信号CLKはバツフアアンプ４０を
経た後、フリツプフロツプ３９のCLK端子に供
給され、またインバータ４１を介してフリツプフ
ロツプ３７のCLK端子に供給される。
フリツプフロツプ３７はアドレスストローブ信
号がＬレベルとなつた後、クロツク信号CLK
の第１パルスP1の立下がりでＱ端子出力をＬレ
ベルとする。このＱ端子出力をＤ端子に供給され
ているＤ型フリツプフロツプ３９は第２パルス
P2の立上りで上記フリツプフロツプ３７の出力
を取込みＱ端子出力をＬレベルとする。このフリ
ツプフロツプ３９のＱ端子出力はバツフアアンプ
４２を経て端子４３より第３図Ｃに示す如き行ア
ドレスストローブ信号として出力される。
号がＬレベルとなつた後、クロツク信号CLK
の第１パルスP1の立下がりでＱ端子出力をＬレ
ベルとする。このＱ端子出力をＤ端子に供給され
ているＤ型フリツプフロツプ３９は第２パルス
P2の立上りで上記フリツプフロツプ３７の出力
を取込みＱ端子出力をＬレベルとする。このフリ
ツプフロツプ３９のＱ端子出力はバツフアアンプ
４２を経て端子４３より第３図Ｃに示す如き行ア
ドレスストローブ信号として出力される。
上記のアンド回路３６ａ，３６ｂからインバー
タ４１までの各回路により行アドレスストローブ
発生回路６０が構成されている。なお、ストロー
ブ信号の立下がりの遅延時間t1はフリツプフ
ロツプ３９及びバツフアアンプ４０，４２による
ものである。
タ４１までの各回路により行アドレスストローブ
発生回路６０が構成されている。なお、ストロー
ブ信号の立下がりの遅延時間t1はフリツプフ
ロツプ３９及びバツフアアンプ４０，４２による
ものである。
上記フリツプフロツプ３９のＱ端子出力は遅延
回路４４で一定時間遅延された後インバータ４５
で反転されてナンド回路４６に供給される。ナン
ド回路４６に信号を供給しているカウンタ４７は
アドレスストローブ信号がＬレベルとなつた
時点でＨレベルを出力しているため、上記インバ
ータ４５の出力信号はナンド回路４６で反転さ
れ、更にバツフアアンプ４８を経て端子４９より
第３図Ｄに示す如き列アドレスストローブ信号
CASとして出力される。ここで遅延回路４４の
遅延時間t2は第４図Ｆに示す行アドレスホールド
タイムt3と列アドレスセツトアツプタイムt4との
和である。
回路４４で一定時間遅延された後インバータ４５
で反転されてナンド回路４６に供給される。ナン
ド回路４６に信号を供給しているカウンタ４７は
アドレスストローブ信号がＬレベルとなつた
時点でＨレベルを出力しているため、上記インバ
ータ４５の出力信号はナンド回路４６で反転さ
れ、更にバツフアアンプ４８を経て端子４９より
第３図Ｄに示す如き列アドレスストローブ信号
CASとして出力される。ここで遅延回路４４の
遅延時間t2は第４図Ｆに示す行アドレスホールド
タイムt3と列アドレスセツトアツプタイムt4との
和である。
また、フリツプフロツプ３９のＱ端子出力は遅
延回路５０において行アドレスホールドタイムt3
だけ遅延された後、端子５１により選択信号とし
てマルチプレクサ２４に供給される。
延回路５０において行アドレスホールドタイムt3
だけ遅延された後、端子５１により選択信号とし
てマルチプレクサ２４に供給される。
ここまでの動作は通常アクセスモード及び高速
アクセスモード共に同一であり、通常アセスモー
ドでは、この後アドレスストローブ信号が立
上つた後、ストローブ信号及びが立上
がる。これはアドレスストローブ信号が反転
されてフリツプフロツプ３９のＰ端子に供給さ
れ、アドレスストローブ信号がＨレベルとな
るとフリツプフロツプ３９がプリセツトされてそ
のＱ端子出力がＨレベルとなるためである。
アクセスモード共に同一であり、通常アセスモー
ドでは、この後アドレスストローブ信号が立
上つた後、ストローブ信号及びが立上
がる。これはアドレスストローブ信号が反転
されてフリツプフロツプ３９のＰ端子に供給さ
れ、アドレスストローブ信号がＨレベルとな
るとフリツプフロツプ３９がプリセツトされてそ
のＱ端子出力がＨレベルとなるためである。
デコーダ５４は端子３４，３５よりの制御信号
をインバータ５２，５３夫々を介して供給されて
おり、高速アクセスモードのときのみＨレベルの
信号をアンド回路５５に供給する。また、高速ア
クセスモードのニブルモード、ページモード夫々
を指示する２ビツトの制御信号を生成してカウン
タ４７に供給する。
をインバータ５２，５３夫々を介して供給されて
おり、高速アクセスモードのときのみＨレベルの
信号をアンド回路５５に供給する。また、高速ア
クセスモードのニブルモード、ページモード夫々
を指示する２ビツトの制御信号を生成してカウン
タ４７に供給する。
アンド回路５５は高速アクセスモードの要求が
あつたときのみクロツク信号CLKを通してカウ
ンタ４７のCLK端子に供給する。
あつたときのみクロツク信号CLKを通してカウ
ンタ４７のCLK端子に供給する。
カウンタ４７はアドレスストローブ信号を
Ｒ端子に供給され、このアドレスストローブ信号
ASの立下がり時点でリセツトされＨレベルの信
号を出力する。また、カウンタ４７のEN端子に
はインバータ５６を介してフリツプフロツプ３９
のＱ端子出力が供給されており、ストローブ信号
RASがＬレベルとなつた後カウンタ４７は上記
クロツク信号CLKのカウントを開始する。即ち
第３図Ａのクロツク信号CKLの第３パルスから
カウントを開始し、４パルス後の第６パルスP6
の立上がりを検出した後第７パルスP7の立上が
りを検出するまでＬレベルの信号を出力し、この
後クロツク信号CLKの３パルス周期でＬレベル
期間がクロツク信号CLKの略２パルス周期分の
信号を生成して出力する。カウンタ４７は第３図
Ｅに示す如く制御信号がＬレベルでデコー
ダ５４よりの制御信号がニブルモードを指示する
とき、Ｌレベルの信号を４回生成し、４回目でＬ
レベルとなつた後はこのＬレベルを保持する。な
お、ページモード時には上記Ｌレベルの信号の生
成をクロツク信号CLKの３クロツク周期で繰り
返す。上記のカウンタ４７及びインバータ５２か
らインバータ５６までの各回路により高速アクセ
ス列アドレスストローブ発生回路６１が構成され
ている。
Ｒ端子に供給され、このアドレスストローブ信号
ASの立下がり時点でリセツトされＨレベルの信
号を出力する。また、カウンタ４７のEN端子に
はインバータ５６を介してフリツプフロツプ３９
のＱ端子出力が供給されており、ストローブ信号
RASがＬレベルとなつた後カウンタ４７は上記
クロツク信号CLKのカウントを開始する。即ち
第３図Ａのクロツク信号CKLの第３パルスから
カウントを開始し、４パルス後の第６パルスP6
の立上がりを検出した後第７パルスP7の立上が
りを検出するまでＬレベルの信号を出力し、この
後クロツク信号CLKの３パルス周期でＬレベル
期間がクロツク信号CLKの略２パルス周期分の
信号を生成して出力する。カウンタ４７は第３図
Ｅに示す如く制御信号がＬレベルでデコー
ダ５４よりの制御信号がニブルモードを指示する
とき、Ｌレベルの信号を４回生成し、４回目でＬ
レベルとなつた後はこのＬレベルを保持する。な
お、ページモード時には上記Ｌレベルの信号の生
成をクロツク信号CLKの３クロツク周期で繰り
返す。上記のカウンタ４７及びインバータ５２か
らインバータ５６までの各回路により高速アクセ
ス列アドレスストローブ発生回路６１が構成され
ている。
このカウンタ４７の出力信号はナンド回路４６
に供給され、ナンド回路４６はカウンタ４７より
Ｌレベル信号が供給されたときストローブ信号
CASをＨレベルとする。これによつてニブルモ
ード時のストローブ信号は第３図Ｄの如く
なる。
に供給され、ナンド回路４６はカウンタ４７より
Ｌレベル信号が供給されたときストローブ信号
CASをＨレベルとする。これによつてニブルモ
ード時のストローブ信号は第３図Ｄの如く
なる。
第１図に戻つて説明するに、マルチプレクサ２
４は第２図の端子５１より供給される信号によつ
てアドレスの切換選択を行ない、ニブルモードで
は第３図Ｆに示す如く、まず行アドレスを選択
し、次の列アドレスを選択してアドレスバス２８
に送出する。
４は第２図の端子５１より供給される信号によつ
てアドレスの切換選択を行ない、ニブルモードで
は第３図Ｆに示す如く、まず行アドレスを選択
し、次の列アドレスを選択してアドレスバス２８
に送出する。
Ｄ−RAM２９はニブルモードではストローブ
信号の例えば立上り時に内蔵列アドレスカ
ウンタを順次インクリメントしてアクセスを行な
う。またページモードではストローブ信号
のＬレベル時にアドレスバス２８より入来する列
アドレスを取込んでアクセスを行なう。
信号の例えば立上り時に内蔵列アドレスカ
ウンタを順次インクリメントしてアクセスを行な
う。またページモードではストローブ信号
のＬレベル時にアドレスバス２８より入来する列
アドレスを取込んでアクセスを行なう。
このように、CPU２０はアドレス及びアドレ
スストローブ信号を生成するだけで良く。行
アドレスストローブ信号、列アドレススト
ローブ信号夫々はダイナミツクRAMコント
ローラ２３内で自動発生される。このため、特に
高速アクセスモード時にCPU２０はアドレスス
トローブ信号を生成する必要がないので負担が軽
減され、処理効率が向上する。
スストローブ信号を生成するだけで良く。行
アドレスストローブ信号、列アドレススト
ローブ信号夫々はダイナミツクRAMコント
ローラ２３内で自動発生される。このため、特に
高速アクセスモード時にCPU２０はアドレスス
トローブ信号を生成する必要がないので負担が軽
減され、処理効率が向上する。
また、高速アクセスモード用の列アドレススト
ローブ信号はシステムクロツクより高周波
数のクロツク信号CLKに同期して行アドレスス
トローブ信号との位相関係を正確に維持し
つつ発生されるので、高速アクセスモードにおけ
るアクセス速度の高速化がなされる。
ローブ信号はシステムクロツクより高周波
数のクロツク信号CLKに同期して行アドレスス
トローブ信号との位相関係を正確に維持し
つつ発生されるので、高速アクセスモードにおけ
るアクセス速度の高速化がなされる。
更に、クロツク信号CLKの周波数を許容範囲
内（15〜30MHz）で任意に可変して高速アクセス
モード時のアクセス速度を所望の値とすることが
できる。このクロツク信号CLKはシステムクロ
ツク信号と非同期の信号であつても良い。
内（15〜30MHz）で任意に可変して高速アクセス
モード時のアクセス速度を所望の値とすることが
できる。このクロツク信号CLKはシステムクロ
ツク信号と非同期の信号であつても良い。
上述の如く、本発明のダイナミツクRAMコン
トローラによれば、CPUの負担が軽減されてそ
の処理効率が向上し、また高速アクセスモードに
おけるアクセス速度が更に高速化され、実用上き
わめて有用である。
トローラによれば、CPUの負担が軽減されてそ
の処理効率が向上し、また高速アクセスモードに
おけるアクセス速度が更に高速化され、実用上き
わめて有用である。
第１図は本発明のダイナミツクRAMコントロ
ーラを用いたシステムの一実施例の全体構成図、
第２図は第１図示のタイミング・ジエネレータの
要部の一実施例の回路構成図、第３図は第２図示
の回路各部の信号タイムチヤート、第４図は従来
のダイナミツクRAMコントローラを用いたシス
テムの一例のブロツク系統図である。 図中において、２０はCPU、２１はクロツク
ジエネレータ、２３はダイナミツクRAMコント
ローラ、２４はマルチプレクサ、２５はリフレツ
シユ・タイム・ジエネレータ、２６はアービタ、
２７はタイミング・ジエネレータ、２９はダイナ
ミツクRAM（Ｄ−RAM）、４４は遅延回路、６
０は行アドレスストローブ発生回路、６１は高速
アクセス列アドレスストローブ発生回路である。
ーラを用いたシステムの一実施例の全体構成図、
第２図は第１図示のタイミング・ジエネレータの
要部の一実施例の回路構成図、第３図は第２図示
の回路各部の信号タイムチヤート、第４図は従来
のダイナミツクRAMコントローラを用いたシス
テムの一例のブロツク系統図である。 図中において、２０はCPU、２１はクロツク
ジエネレータ、２３はダイナミツクRAMコント
ローラ、２４はマルチプレクサ、２５はリフレツ
シユ・タイム・ジエネレータ、２６はアービタ、
２７はタイミング・ジエネレータ、２９はダイナ
ミツクRAM（Ｄ−RAM）、４４は遅延回路、６
０は行アドレスストローブ発生回路、６１は高速
アクセス列アドレスストローブ発生回路である。
Claims (1)
- 【特許請求の範囲】 １ CPU２０がダイナミツクRAM２９をアクセ
スするためのアドレス供給され、該アドレスを行
アドレスと列アドレスに分離して時系列に該ダイ
ナミツクRAMに供給するダイナミツクRAMコ
ントローラ２３であつて、 該CPU２０が出力するアドレスの取込みを指
示するメモリアクセス要求信号と該CPU２０で
用いられるシステムクロツク信号より高周波数の
クロツク信号とを供給され、該メモリアクセス要
求信号を該クロツク信号により取込んで該クロツ
ク信号に同期した該行アドレスの取込みを指示す
る行アドレスストローブ信号を発生する行アドレ
スストローブ発生回路６０と、 該行アドレス信号の発生後一定時間遅延して該
列アドレスの取込みを指示する列アドレスストロ
ーブ信号を発生する遅延回路４４と、 該ダイナミツクRAM２９の高速アクセスモー
ド時に、該遅延回路４４が列アドレスストローブ
信号を発生した後、該クロツク信号に同期して高
速アクセスモード用の列アドレスストローブを発
生する高速アクセス列アドレスストローブ発生回
路６１とを有することを特徴とするダイナミツク
RAMコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314971A JPS63259744A (ja) | 1986-12-26 | 1986-12-26 | ダイナミツクｒａｍコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314971A JPS63259744A (ja) | 1986-12-26 | 1986-12-26 | ダイナミツクｒａｍコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63259744A JPS63259744A (ja) | 1988-10-26 |
| JPH0525330B2 true JPH0525330B2 (ja) | 1993-04-12 |
Family
ID=18059869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314971A Granted JPS63259744A (ja) | 1986-12-26 | 1986-12-26 | ダイナミツクｒａｍコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63259744A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2839311B2 (ja) * | 1990-01-08 | 1998-12-16 | 沖電気工業株式会社 | メモリ制御回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074174A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | メモリ・アクセス方式 |
-
1986
- 1986-12-26 JP JP61314971A patent/JPS63259744A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074174A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | メモリ・アクセス方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63259744A (ja) | 1988-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |