JPH08235053A - データ読み込み装置 - Google Patents

Abstract

(57)【要約】 【目的】 アクセスタイムが延長される場合にも、ウエ
イトタイムの挿入を極力減少する。 【構成】 データバスＤの配線負荷容量Ｃ５が増加し、
データ伝達の遅延時間が延長される場合、データ保持回
路１６がデータを読み込むタイミングをタイミング回路
２０にて遅延させ、次のデータアクセスの先頭での従来
のデータバスＤの未利用期間にデータを読み込む。読み
込みタイミングのみが遅延され、これによってウエイト
タイムの挿入も極力減少され、サイクルタイムの延長を
抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データバスを経て伝達
されるデータを、データ送り出し元での送り出しのタイ
ミング制御にも用いられている同期信号を用いて生成さ
れる読み込み信号に従って読み込み、保持するようにし
たデータ読み込み装置に係り、特に、データを伝達する
バスの配線負荷の増加等によってアクセスタイムが延長
されてしまう場合にも、ウエイトタイムの挿入を極力減
少することで、サイクルタイムの延長を抑えることがで
きるデータ読み込み装置に関する。

【０００２】

【従来の技術】通常、データバスを経てデータを伝達す
る場合、データの受け取り側からデータの要求をするた
めの信号がデータの送り出し側に伝達される（この要求
開始のタイミングを、以降、アクセス開始タイミングと
称する）。この後、データの送り出し側は、要求された
データをデータバスへ送り出す（この送り出しの開始タ
イミングを、以降データ送り出しタイミングと称す
る）。すると、送り出されたデータは、データバスを受
け取り側へと伝達する。

【０００３】このとき、前記データ送り出しタイミング
から、受け取り側で正しいデータを読み取ることができ
るタイミング（以降、データ受け取りタイミングと称す
る）までには、データバスへデータを出力する出力バッ
ファの駆動能力や、当該データバスの配線負荷等に起因
する信号遅延時間が存在する。ここで、一般に、前記ア
クセス開始タイミングから前記データ受け取りタイミン
グまでを、アクセスタイムと称する。更に、このような
アクセスタイムを含め、データバスを経て正確なデータ
の受け渡しを１つ行った後、最短時間で次の同様のデー
タの受け渡しを行った場合の、これら２つのアクセス開
始タイミング間の時間を、サイクルタイムと称する。

【０００４】ここで、前述のようなデータバスを経たデ
ータの受け渡しの際、データの受け取り側や送り出し側
になり得るものは、ＣＰＵ（central processing unit
）や、ＲＡＭ（random access memory）やＲＯＭ（rea
d only memory）等のメモリ、又外部に対するパラレル
やシリアルのＩ／Ｏ（input output）装置、その他種々
のデータ処理装置等が考えられる。

【０００５】図７は、ＣＰＵがＤＲＡＭ（dynamic rand
om access memory）にアクセスする際に用いるメモリ制
御装置及びその周辺の回路図である。

【０００６】まず、メモリ１２は、前述のデータ送り出
し側の一例であり、アドレスバスＡＤから行アドレスを
行アドレスストローブ信号ＲＡＳに同期して入力した
後、続いて列アドレスを前記アドレスバスＡＤから列ア
ドレスストローブ信号ＣＡＳに同期して入力し、この後
に、データバスＤを経てデータ読み出しあるいは書き込
みを行うというＤＲＡＭである。又、該メモリ１２は、
ページモードでのアクセス機能を有する。

【０００７】ＤＲＡＭ、又場合によってはその他のタイ
プのメモリにおいて、行アドレスストローブ信号ＲＡＳ
に同期して行アドレスＲＡを入力した後、列アドレスス
トローブ信号ＣＡＳに同期して列アドレスＣＡを入力
し、これら行アドレスＲＡ及び列アドレスＣＡに対応す
るメモリセルに対してアクセスする場合、同一行アドレ
スＲＡ、即ちいわゆる同一メモリページ内の異なる列ア
ドレスＣＡに対して連続アクセスすることが考えられ
る。この場合、２回目以降の同一行アドレスＲＡに対す
るアクセスの際、再度同一の行アドレスＲＡを入力した
り、行アドレスストローブ信号ＲＡＳを入力せず、列ア
ドレスＣＡ及び列アドレスストローブ信号ＣＡＳのみ順
次入力するという、サイクルタイムを６０％程度縮める
ことができる動作モードが用意されたメモリがある。こ
のような行アドレスＲＡ及び行アドレスストローブ信号
ＲＡＳの入力を省略する動作モードを、ページモードと
称する。

【０００８】ここで、前記アドレスバスＡＤは、前述の
行アドレスＲＡのビット数あるいは列アドレスのビット
数のうち、多い方のビット数と同一の数ｎの本数のアド
レス線で構成される。又、前記データバスはｋ本のデー
タ線、例えば８本のデータ線で構成される。又、出力イ
ネーブル信号ＯＥは、前記メモリ１２に対して読み出し
アクセスする際に用いられる。読み出しアクセスの際、
Ｌ状態の該出力イネーブル信号ＯＥが前記メモリ１２へ
入力された後、読み出しデータが前記データバスＤへ出
力される。

【０００９】このようなメモリ１２に対するアクセスに
用いるメモリ制御装置１０Ａは、制御信号発生回路１４
と、データ保持回路１６とにより構成される。

【００１０】まず、前記制御信号発生回路１４は、例え
ばＣＰＵから入力されるアドレスバスＡＤＩの信号、そ
の他の信号に従って、前記メモリ１２に対する読み出し
アクセスに要する、前記アドレスバスＡＤのアドレス信
号、前記行アドレスストローブ信号ＲＡＳ、前記列アド
レスストローブ信号ＣＡＳ、及び、前記出力イネーブル
信号ＯＥを生成する。又、該制御信号発生回路１４は、
前記データ保持回路１６に対して、読み込み信号ＳＲを
出力する。

【００１１】次に、前記データ保持回路１６は、図８〜
図１０のタイムチャートを用いて後述するように、読み
出しアクセスの際、前記読み込み信号ＳＲに従って、前
記メモリ１２から前記データバスＤへ出力されたデータ
を読み込み、保持する。又、該データ保持回路１６は、
合計ｋ個のデータラッチにて構成される。該データ保持
回路１６に保持される読み出しデータは、データバスＲ
Ｄを経て例えばＣＰＵに対して送り出される。

【００１２】ここで、前記アドレスバスＡＤ、前記行ア
ドレスストローブ信号ＲＡＳ、前記列アドレスストロー
ブ信号ＣＡＳ、前記出力イネーブル信号ＯＥ及び前記デ
ータバスＤには、配線負荷として、それぞれ容量Ｃ１〜
Ｃ５が存在する。このような配線負荷を起因とする遅延
時間、又種々の信号やデータの伝達経路に存在する入力
や出力のバッファ、アドレスデコーダ等の遅延時間等に
も依存する、前述のようなアクセスタイムが存在し、サ
イクルタイムが存在する。このため、前記アクセス開始
タイミングから前記アクセスタイム以前に、前記読み出
し信号ＳＲに従って前記データ保持回路１６が前記デー
タバスＤのデータを読み取ってしまうと、前記メモリ１
２から送り出される正しいデータを読み取ることができ
ない。

【００１３】図８〜図１０は、いずれも、ページモード
で動作したときの前記従来例のメモリ制御装置の動作を
示すタイムチャートである。

【００１４】特に、図８の場合に比べ図９の場合は、配
線負荷の増加によってアクセスタイムは延長されてい
る。又、図９の場合に比べ図１０の場合は、配線負荷の
増加によってアクセスタイムが長くなっている。

【００１５】なお、これら図８〜図１０では、いずれ
も、システムクロック信号ＣＫと、前記行アドレススト
ローブ信号ＲＡＳと、前記列アドレスストローブ信号Ｃ
ＡＳと、前記アドレスバスＡＤを伝達する行アドレスＲ
Ａ及び列アドレスＣＡ１〜ＣＡ５（ＣＡに相当）と、出
力イネーブル信号ＯＥと、前記データバスＤを伝達する
読み出しデータＤ１〜Ｄ４と、前記読み込み信号ＳＲの
タイミングが示されている。

【００１６】なお、前記クロック信号ＣＫは、データの
受け取り側のＣＰＵ、前記メモリ制御装置１０Ａ、又前
記メモリ１２で用いられ、データ送り出しや受け取りの
タイミング制御等に用いられている。特に、図８〜図１
０に示される各信号は、遅延時間を考慮している前記デ
ータバスＤを伝達するデータ（Ｄ１〜Ｄ５等）を除い
て、当該システムクロック信号ＣＫの立ち上がりに同期
して生成、あるいは出力されている。

【００１７】まず前記図８のタイムチャートを用い、前
記データバスＤの配線負荷が最も軽い場合の動作を説明
する。

【００１８】この図８において、まず時刻ｔ１１にて、
前記行アドレスストローブ信号ＲＡＳが立ち上がる。こ
の後、前記アドレスバスＡＤを経て行アドレスＲＡが出
力され、特に時刻ｔ１３での該行アドレスストローブ信
号ＲＡＳの立ち下がりに同期し、前記行アドレスＲＡは
前記メモリ１２へ取り込まれる。

【００１９】又、時刻ｔ１１から時刻ｔ１３の間の時刻
ｔ１２にて、前記列アドレスストローブ信号ＣＡＳが立
ち上がる。この後、列アドレスＣＡ１が出力される。特
に、時刻ｔ１４の前記列アドレスストローブ信号ＣＡＳ
の立ち下がりに同期し、前記列アドレスＣＡ１は前記メ
モリ１２へ取り込まれる。又、該時刻ｔ１４にて前記列
アドレスストローブ信号ＣＡＳの立ち下がりに同期し
て、前記出力イネーブル信号ＯＥがＬ状態となり、イネ
ーブル状態となる（当該出力イネーブル信号ＯＥは負論
理）。

【００２０】又、このように前記行アドレスＲＡ及び列
アドレスＣＡ１が読み込まれ、且つ前記出力イネーブル
信号ＯＥがＬ状態となると、前記メモリ１２はこれらア
ドレスＲＡ及びＣＡに対応するメモリセルを選択し、こ
れから読み出しデータＤ１を読み出し、出力する。特
に、時刻ｔ１５の前記読み込み信号ＳＲの立ち上がりに
同期し、前記読み出しデータＤ１は前記データ保持回路
１６へ取り込まれ、保持される。このように保持された
データは、前記データバスＲＤを経てＣＰＵへ伝達され
る。

【００２１】以降、前記ページモードで列アドレスＣＡ
２〜ＣＡ５が順次入力されると、前記メモリ１２はこれ
らにそれぞれ対応する読み出しデータＤ２〜Ｄ５の前記
データバスＤを出力する。又、このように出力された読
み出しデータＤ２〜Ｄ４は、それぞれ時刻ｔ１６〜ｔ１
８の前記読み込み信号ＳＲの立ち上がりにて、前記デー
タ保持回路１６へ取り込まれ保持される（読み出しデー
タＤ５については、図示省略）。又、保持される読み出
しデータは、前記データバスＲＤを経て前記ＣＰＵへと
出力される。

【００２２】次に、前記データバスＤの配線負荷の増加
によって、該データバスＤを伝達する読み出しデータの
信号遅延時間が延長されてしまい、前記アクセスタイム
が延長され前記サイクルタイムが延長されてしまった場
合の動作を、図９を用いて説明する。

【００２３】まず、比較される前記図８の場合では、時
刻ｔ１４の前記列アドレスストローブ信号ＣＡＳの立ち
下がりで読み込まれる前記列アドレスＣＡ１に対応する
前記読み出しデータＤ１は、該時刻ｔ１４から前記シス
テムクロック信号ＣＫの４パルス目の時刻ｔ１５におけ
る前記読み込み信号ＳＲの立ち上がりで、前記データ保
持回路１６が読み込んでいる。これに対して、前記図９
の場合、前記データバスＤの配線負荷の増加によって、
前記時刻ｔ１４から５パルス目の時刻ｔ６２の前記読み
込み信号ＳＲの立ち上がりにて、前記読み出しデータＤ
１が読み込まれている。このように、前記図８の場合の
時刻ｔ１４とｔ１５との間の時間に比べてなされる時刻
ｔ１４とｔ６２との間の時間の延長は、前記図９中の符
号Ｗ１で示されるウエイトタイムＷ１の挿入によってな
されている。該ウエイトタイムの挿入によって時刻ｔ５
１〜ｔ５３に相当する時刻が１パルス分遅延され、それ
ぞれ時刻ｔ６１、ｔ６３、ｔ６５となっている。

【００２４】ここで、この図９に示されるような動作に
あって、前記ウエイトタイムＷ１を挿入せず、時刻ｔ６
２より１パルスだけ早い時刻に前記読み出しデータＤ１
を読み出そうとすると、セットアップタイムが不足し、
誤ったデータを読み込んでしまう恐れがある。なお、こ
の図９において、読み出しデータＤ２及びＤ３について
も、それぞれ、時刻ｔ１６より遅延された時刻ｔ６４、
時刻ｔ１７より遅延された時刻ｔ６６にて、前記読み込
み信号ＳＲの立ち上がりに同期し読み込んでいる。

【００２５】次に、前記図１０の場合について説明す
る。

【００２６】この場合、前記メモリ１２が時刻ｔ１４で
読み込んだ前記列アドレスＣＡ１に対応する前記読み出
しデータＤ１は、該時刻ｔ１４から前記システムクロッ
ク信号ＣＫの６パルス目の立ち上がりの時刻ｔ７２で
の、前記読み込み信号ＳＲの立ち上がりにて前記データ
保持回路１６に読み込まれている。このように前記図８
の場合の時刻ｔ１４からｔ１５までの時間に対応してい
る、時刻ｔ１４からｔ７２までの時間の延長は、該図１
０中の符号Ｗ２で示されるウエイトタイムの挿入によっ
てなされる。ここで、前記ウエイトタイムＷ２を省略な
いしは短縮して、時刻ｔ７２以前、前記システムクロッ
ク信号ＣＫの１パルスないしは２パルス以前に読み出す
と、正しい前記読み出しデータＤ１を得ることはできな
い。なお、この図１０において、時刻ｔ７２で読み込ま
れる前記列アドレスＣＡ２に対応する前記読み出しデー
タＤ２は、時刻ｔ７４にて前記データ保持回路１６に読
み込まれている。

【００２７】

【発明が達成しようとする課題】しかしながら、データ
バスの配線負荷の増加、その他制御信号の配線負荷の増
加、あるいは入力バッファや出力バッファ、アドレスデ
コーダ等の動作速度の低下等によって前記アクセスタイ
ムが延長されてしまう場合、前記図８〜図１０を用い前
述したようにウエイトタイムを挿入すると、サイクルタ
イムが延長されてしまうという問題がある。

【００２８】例えば前記図８の場合に比べ、前記図９の
場合には前記ＲＡＳアクセスタイムが前記システムクロ
ック信号ＣＫの１パルス分延長されてしまい、前記図１
０の動作の場合には前記ＲＡＳアクセスタイムが２パル
ス分だけ延長されてしまっている。これら全ては、前記
メモリ１２の動作速度の低下となり、メモリの基本的な
性能の低下となってしまう。

【００２９】本発明は、前記従来の問題点を解決するべ
くなされたもので、データを伝達するバスの配線負荷の
増加等によってアクセスタイムが延長されてしまう場合
にも、ウエイトタイムの挿入を極力減少することで、サ
イクルタイムの延長を抑え、全体的性能向上が可能なデ
ータ読み込み装置を提供することを目的とする。

【００３０】

【課題を達成するための手段】本発明は、データバスを
経て伝達されるデータを、データ送り出し元での送り出
しのタイミング制御にも用いられている同期信号を用い
て生成される読み込み信号に従って読み込み、保持する
ようにしたデータ読み込み装置において、前記データバ
スでのデータ伝達の遅延時間に応じたタイミング調整時
間だけ、前記読み込み信号が遅延された第２読み込み信
号を生成するタイミング回路と、該第２読み込み信号に
従って、前記データバスからのデータを読み込み、保持
するデータ保持回路とを備えたことにより、前記課題を
達成したものである。

【００３１】又、前記データ読み込み装置において、前
記同期信号が、前記データバスでのデータ伝達のサイク
ルタイムより周期が短いシステムクロック信号であっ
て、前記タイミング回路が、前記タイミング調整時間に
応じたシフト段数の構成の、前記システムクロック信号
に従ってビットデータを順次シフトするシフトレジスタ
を用いて前記読み込み信号を遅延させるものであること
により、前記課題を達成すると共に、前記タイミング回
路における前記読み込み信号の遅延を、前記システムク
ロック信号に従ったシフトレジスタのビットデータのシ
フトにて遅延させることで、より安定した前記タイミン
グ調整時間の実現を可能としたものである。

【００３２】

【作用】データバスを経てデータを伝達する場合、ま
ず、種々の制御信号あるいはアドレス等を、データ送り
出し元へ伝達する。ここで、データバスの活用状況を考
えると、実際にデータバスが利用されているのは、前記
アクセス開始タイミングから次のデータアクセスの前記
アクセス開始タイミングまでのサイクルタイム中の一部
期間のみである。即ち、実際にデータバスが利用される
のは、前記データ送り出しタイミングから前記データ受
け取りタイミングまでの期間、及びその近傍の期間のみ
である。見方を変えると、通常、前記アクセス開始タイ
ミングから前記データ送り出しタイミングまでの期間に
は、データバスを利用していない、何らかの長さの時間
が存在する。本発明にあっては、このような点に着目
し、なされている。

【００３３】本発明では、データバスを経て１つのデー
タを受け渡しする際、前記データ送り出しタイミングか
ら前記データ受け取りタイミングまでの期間が延長され
てしまい、全体的アクセスタイムが延長されてしまう場
合、この延長された部分を、次のデータアクセスの先頭
部分におけるデータバス未利用期間、即ち、次のデータ
アクセスの前記アクセス開始タイミングから前記データ
送り出しタイミングまでの期間と重複させている。

【００３４】従って、延長されてしまった前回のデータ
アクセスの前記データ受け取りタイミングまでの期間
が、隣接する次回のデータアクセスのデータバス未利用
期間で吸収できる場合、データバスの利用が競合するこ
となくこれら２つのデータアクセスを一部重複並行でき
るため、ウエイトタイムの挿入が不要となる。あるい
は、前回のアクセスタイムの延長分が次回のデータバス
未利用期間で全て吸収できない場合でも、次回の該デー
タバス未利用期間で吸収できる範囲の期間分について
は、少なくとも挿入するウエイトタイムの短縮を図るこ
とが可能である。

【００３５】従って、本発明によれば、データを伝達す
るバスの配線負荷の増加等で、前記データ送り出しタイ
ミングから前記データ受け取りタイミングまでの期間が
延長され、あるいは何らかの原因で前記アクセスタイム
が延長されてしまう場合にも、ウエイトタイムの挿入を
極力減少することができ、結果としてサイクルタイムの
延長を抑えることが可能となる。

【００３６】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３７】図１は、本発明が適用されるメモリ制御装
置の実施例の構成を示すブロック図である。

【００３８】この図１にも示される如く、本発明が適用
されたメモリ制御装置１０は、前述した図７の前記メモ
リ制御装置１０Ａに対して、タイミング回路２０を追加
したものである。該タイミング回路２０は、前記制御信
号発生回路１４が出力する前記読み込み信号ＳＲを、前
記タイミング調整時間だけ遅延させた第２読み込み信号
ＳＲ２を生成し、これを前記データ保持回路１６へ出力
する。前記タイミング調整時間は、外部から、例えばＣ
ＰＵから入力されるタイミング設定値信号ＴＤにて設定
される。前記データ保持回路１６は、前記読み込み信号
ＳＲに対して置き換えられた該第２読み込み信号ＳＲ２
に従って、前記データバスＤからのデータを読み込み、
保持する。該データ保持回路１６にてこのように保持さ
れたデータは、データバスＲＤにて、例えばＣＰＵ側へ
と送り出される。

【００３９】図２は、本実施例の前記タイミング回路の
回路図である。

【００４０】この図２に示す如く、本実施例のタイミン
グ回路２０は、前記システムクロック信号に従ってビッ
トデータを順次シフトするシフトレジスタを用いて、前
記読み込み信号ＳＲを遅延させ、前記第２読み込み信号
ＳＲ２を生成している。この遅延に際し、前記タイミン
グ調整時間は、前記システムクロック信号ＣＫの周期及
び前記シフトレジスタのシフト段数にて決定される。
又、前記システムクロック信号ＣＫの周期は、前記デー
タバスＤでのメモリ読み出しのサイクルタイムより短く
されている。具体的には、前述のページモードでの本実
施例のメモリ読み出しサイクルタイムは、前記システム
クロック信号ＣＫの４周期（４パルス）となっており、
該メモリ読み出しサイクルタイムに比べ該システムクロ
ック信号ＣＫの周期は（１／４）である。

【００４１】ここで、前記タイミング回路２０は、合計
ｒ個のＤ型フリップフロップ２２と、タイミング設定レ
ジスタ２４と、マルチプレクサ２６とによって構成され
ている。

【００４２】まず、前記Ｄ型フリップフロップ２２は、
入力Ｄ及び出力Ｑが互いにシリアルに接続され、シフト
段数がｒのシフトレジスタとして構成されている。全て
の前記Ｄ型フリップフロップ２２の入力ＣＫには、前記
システムクロック信号ＣＫが入力されている。従って、
本タイミング回路２０のシフトレジスタは、前記システ
ムクロック信号ＣＫの立ち上がり毎に、各Ｄ型フリップ
フロップ２２に記憶されるビットデータを順次シフトす
る。

【００４３】前記マルチプレクサ２６は、合計ｒ個の入
力０〜（ｒ−１）のいずれか１つの論理状態を、入力Ｓ
へ入力される選択信号、即ちタイミング設定値信号ＴＤ
２に応じて選択し、選択されたものを出力Ｕへ出力す
る。該マルチプレクサ２６のこれら入力０〜（ｒ−１）
には、それぞれ、前記制御信号発生回路１４が出力する
前記読み込み信号ＳＲ（前記シフトレジスタの入力）、
前記シフトレジスタの途中から引き出される合計（ｒ−
２）本の信号、該シフトレジスタの出力信号が入力され
ている。従って、前記タイミング設定値信号ＴＤ２に基
づき前記マルチプレクサ２６を入力ｉ（ｉ＝０、１、
２、・・・（ｒ−１））に切り換えることで、前記タイ
ミング調整時間が（ｉ×Ｔｃｋ）とされた、前記読み込
み信号ＳＲを遅延した前記第２読み込み信号ＳＲ２を生
成することができる。ここで、Ｔｃｋは、前記システム
クロック信号ＣＫの周期である。

【００４４】前記タイミング設定レジスタ２４は、ＣＰ
Ｕから入力する前記タイミング設定値信号ＴＤによっ
て、前記タイミング調整時間に対応する値が設定され、
記憶される。又、記憶されるこの値は、前記タイミング
設定値信号ＴＤ２として、前記マルチプレクサ２６へ出
力される。具体的には、この値は、（ｉ＝（タイミング
調整時間）／Ｔｃｋ）で求められる値ｉ（ｉ＝０、１、
２、・・・（ｒ−１））である。

【００４５】なお、この図２に示される如く前記データ
保持回路１６は、合計ｋ個のＤ型ラッチ１６ａにて構成
される。これらＤ型ラッチ１６ａにおいて、それぞれの
入力Ｄは前記データバスＤの各データ線ＢＤ０〜ＢＤ
（ｋ−１）に接続され、それぞれの出力Ｑは前記データ
バスＲＤの各データ線ＲＤ０〜ＲＤ（ｋ−１）に接続さ
れている。又、全ての前記Ｄ型ラッチ１６ａのクロック
入力ＣＫには、前記マルチプレクサ２６が出力する前記
第２読み込み信号ＳＲ２が入力される。

【００４６】なお、前記タイミング回路２０として、入
力及び出力を直列接続した複数のバッファゲートを用い
て、前記タイミング調整時間だけ前記読み込み信号ＳＲ
を遅延させた前記第２読み込み信号ＳＲ２を生成するこ
とも考えられる。しかしながら、前記タイミング調整時
間が依存するこれらバッファゲートの入力から出力への
信号遅延時間は、製造プロセスや温度、電源電圧等で変
動し易く、不安定である。従って、本実施例のものに比
べて、実際の前記タイミング調整時間が変動してしまい
易く、動作が不安定となってしまう。

【００４７】以下、図３〜図６のタイムチャートを用
い、本実施例の作用を説明する。

【００４８】まず、これら図３〜図６は、いずれも本実
施例の動作を示すものであり、これら図３〜図６の順に
前記データバスＤの配線負荷が大きくなり、当該データ
バスＤのデータ伝達の遅延時間が長くなっている。又、
この順に前記タイミング調整時間が長くなっている。即
ち、前記図３では、前記タイミング調整時間がゼロであ
り、前記図４では前記タイミング調整時間がＴｃｋであ
り、前記図５では前記タイミング調整時間が（２Ｔｃ
ｋ）であり、前記図６では前記タイミング調整時間が
（３Ｔｃｋ）である。

【００４９】まず前記図３では、前記タイミング調整時
間がゼロであり、前記第２読み込み信号ＳＲ２は前記読
み込み信号ＳＲとタイミング等が同一となっている。従
って、この図３は前記図８のタイムチャートの“ＳＲ”
を“ＳＲ２”と置き換えたものと同じである。このよう
に前記タイミング調整時間がゼロの場合、前記値ｉが
“０”であり、前記マルチプレクサ２６は前記タイミン
グ設定値信号ＴＤ及びＴＤ２に応じ、入力０を選択し、
前記読み込み信号ＳＲを入力する。

【００５０】続いて前記図４では、前記タイミング調整
時間がＴｃｋである。従って、前記値ｉが“１”であ
り、前記マルチプレクサ２６は、入力１を選択し、前記
シフトレジスタの第１段目の前記Ｄ型フリップフロップ
２２の出力Ｑからの論理状態を入力する。従って、この
図３のタイムチャートに示される如く、前記第２読み込
み信号ＳＲ２の立ち上がりのタイミングの時刻ｔ２１〜
ｔ２４は、それぞれが対応する前記図３の時刻ｔ１５〜
ｔ１８より、前記システムクロック信号ＣＫの１周期Ｔ
ｃｋ分遅延されている。又、これらのタイミングの時刻
ｔ２１〜ｔ２４にて、前記データＤ１〜Ｄ４が前記デー
タ保持回路１６に読み込まれている。

【００５１】次に前記図５では、前記タイミング調整時
間が（２Ｔｃｋ）となっている。従って、前記値ｉが
“２”であり、前記マルチプレクサ２６は、入力２を選
択し、前記シフトレジスタの第２段目の前記Ｄ型フリッ
プフロップ２２の出力Ｑの論理状態を入力する。又、こ
の図５において、前記第２読み込み信号ＳＲ２が立ち上
がる時刻ｔ３１〜ｔ３４は、それぞれが対応する時刻ｔ
１５〜ｔ１８より、前記システムクロック信号ＣＫの周
期Ｔｃｋの２倍の時間だけ遅延されている。

【００５２】次に前記図６では、前記タイミング調整時
間が（３Ｔｃｋ）となっている。従って、前記値ｉは
“３”であり、前記マルチプレクサ２６は、入力３を選
択し、前記シフトレジスタの第３段目の前記Ｄ型フリッ
プフロップ２２の出力Ｑの論理状態を入力する。このた
め、この図６に示される前記第２読み込み信号ＳＲ２の
立ち上がる時刻ｔ４１〜ｔ４３は、それぞれが対応する
時刻ｔ１５〜ｔ１７より、前記システムクロック信号Ｃ
Ｋの周期Ｔｃｋの３倍だけ遅延されている。

【００５３】以上説明したとおり、本実施例によれば、
前記データ保持回路１６で読み込むデータの伝達の遅延
時間に応じた前記タイミング調整時間だけ、前記読み込
み信号ＳＲを遅延させた前記第２読み込み信号ＳＲ２を
用いることで、伝達される当該データを正確に読み出す
ことが可能となっている。更に、例えば前記図３に対し
て前記図４〜図６のそれぞれのタイムチャートで示され
る如く、読み込むデータの遅延に応じて、前記第２読み
込み信号ＳＲ２に従ったデータの取り込みを遅延させた
としても、メモリ読み出しサイクルタイムは延長されて
いない。例えば、これら図４〜図６のいずれにおいて
も、各読み出しサイクルが開始する時刻ｔ１４〜ｔ１８
の隣接するもの同士間の時間間隔で示される読み出しサ
イクルタイムは、前記図３の前記タイミング調整時間が
ゼロの場合と同じであり、いずれも（４×Ｔｃｋ）とな
っている。

【００５４】ここで、本実施例において、前記列アドレ
スストローブ信号ＣＡＳが立ち下がり、前記メモリ１２
へ列アドレスＣＡが入力されてから、該列アドレスＣＡ
に対応する正しい読み出しデータが前記データ保持回路
１６まで伝達されるまでの時間は、入力される前記行
アドレスＲＡ及び前記列アドレスＣＡに対応するメモリ
セルが選択されるまでの時間、選択されたメモリセル
から読み出しデータがセンスアンプまで伝達する時間、
出力バッファ等を経て前記センスアンプから読み出さ
れたデータが前記データバスＤへ出力し始めるまでの時
間、前記データバスＤの配線負荷等に依存する、読み
出したデータが前記データバスＤを伝達するための時間
の、これら等の合計時間である。ここで、前記タイミン
グ調整時間は、このような合計時間に依存して定まるも
のであるが、通常、上記に示されるデータバスＤを伝
達する時間が最も長い場合が多い。

【００５５】ここで、該伝達時間がサイクルタイム、例
えば本実施例の前記メモリ読み出しサイクルタイム（前
記ページモードでの動作では（４×Ｔｃｋ））よりも長
くなる場合等、該伝達時間より長く前記タイミング調整
時間を決定してしまうと、先に前記データバスＤへ送り
出されたデータが正しく前記データ保持回路１６へ伝達
する以前に、次の読み出しデータが当該データバスＤへ
送り出されてしまう。この結果、当該データバスＤを経
て正しくデータを伝達することができなくなってしま
う。

【００５６】このような場合には、前記伝達時間の範囲
で前記タイミング調整時間を決定し、これに基づいて前
記読み込み信号ＳＲを遅延させた前記第２読み込み信号
ＳＲ２を生成して用い、該タイミング調整時間が吸収で
きない遅延時間は従来と同様のウエイトタイムの挿入に
て解消する必要がある。しかしながら、このような場合
にも、該タイミング調整時間分だけ、挿入すべきウエイ
トタイムを削減できるため、全体として動作速度を向上
することができる。

【００５７】なお、本発明はこれに限定されるものでは
ないが、本実施例にあっては前記タイミング調整時間の
設定がプログラマブルになっている。即ち、該タイミン
グ調整時間の設定が、ＣＰＵ等、外部から前記タイミン
グ設定値信号ＴＤを入力することで変更可能となってい
る。従って、接続する前記データバスＤの負荷の大きさ
に応じて最も最適な前記タイミング調整時間を容易に設
定することができている。

【００５８】

【発明の効果】以上説明したとおり、本発明によれば、
データを伝達するバスの配線負荷の増加等によってアク
セス回路が延長されてしまう場合にも、ウエイトタイム
の挿入を極力減少することで、サイクルタイムの延長を
抑えることができるという優れた効果を得ることができ
る。

【図面の簡単な説明】

【図１】本発明が適用されるメモリ制御装置の実施例の
回路図

【図２】前記実施例に用いられるタイミング回路の回路
図

【図３】タイミング調整時間がゼロの際の前記実施例の
動作を示すタイムチャート

【図４】タイミング調整時間がＴｃｋの際の前記実施例
の動作を示すタイムチャート

【図５】タイミング調整時間が（２×Ｔｃｋ）の際の前
記実施例の動作を示すタイムチャート

【図６】タイミング調整時間が（３×Ｔｃｋ）の際の前
記実施例の動作を示すタイムチャート

【図７】従来のメモリ制御装置の回路図

【図８】データバスでのデータ伝達の遅延時間がゼロの
際の前記従来例の動作を示すタイムチャート

【図９】データバスでのデータ伝達の遅延時間がＴｃｋ
程度の際の前記従来例の動作を示すタイムチャート

【図１０】データバスでのデータ伝達の遅延時間が（２
×Ｔｃｋ）程度の際の前記従来例の動作を示すタイムチ
ャート

【符号の説明】

１０、１０Ａ…メモリ制御装置 １２…メモリ １４…制御信号発生回路 １６…データ保持回路 １６ａ…Ｄ型ラッチ ２０…タイミング回路 ２２…Ｄ型フリップフロップ ２４…タイミング設定レジスタ ２６…マルチプレクサ ＡＤ、ＡＤＩ…アドレスバス ＢＤ０〜ＢＤ（ｋ−１）、ＲＤ０〜ＲＤ（ｋ−１）…デ
ータ線 ＣＡＳ…列アドレスストローブ信号 ＣＡ１〜ＣＡ５…列アドレス ＣＫ…システムクロック信号 Ｄ、ＤＲ…データバス ＯＥ…出力イネーブル信号 ＲＡ…行アドレス ＲＡＳ…行アドレスストローブ信号 ＳＲ…読み込み信号 ＳＲ２…第２読み込み信号 ＴＤ、ＴＤ２…タイミング設定値信号 Ｗ１、Ｗ２…ウエイトタイム

Claims (2)

【特許請求の範囲】
1. 【請求項１】データバスを経て伝達されるデータを、デ
   ータ送り出し元での送り出しのタイミング制御にも用い
   られている同期信号を用いて生成される読み込み信号に
   従って読み込み、保持するようにしたデータ読み込み装
   置において、 前記データバスでのデータ伝達の遅延時間に応じたタイ
   ミング調整時間だけ、前記読み込み信号が遅延された第
   ２読み込み信号を生成するタイミング回路と、 該第２読み込み信号に従って、前記データバスからのデ
   ータを読み込み、保持するデータ保持回路とを備えたこ
   とを特徴とするデータ読み込み装置。
2. 【請求項２】請求項１において、 前記同期信号が、前記データバスでのデータ伝達のサイ
   クルタイムより周期が短いシステムクロック信号であっ
   て、 前記タイミング回路が、前記タイミング調整時間に応じ
   たシフト段数の構成の、前記システムクロック信号に従
   ってビットデータを順次シフトするシフトレジスタを用
   いて前記読み込み信号を遅延させるものであることを特
   徴とするデータ読み込み装置。