JP2545407B2 - ダイレクトメモリアクセスコントロ―ラ - Google Patents
ダイレクトメモリアクセスコントロ―ラInfo
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- JP2545407B2 JP2545407B2 JP23025987A JP23025987A JP2545407B2 JP 2545407 B2 JP2545407 B2 JP 2545407B2 JP 23025987 A JP23025987 A JP 23025987A JP 23025987 A JP23025987 A JP 23025987A JP 2545407 B2 JP2545407 B2 JP 2545407B2
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- JP
- Japan
- Prior art keywords
- micro
- data
- circuit
- latch circuit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔概要〕 マイクロプログラムで制御されるダイレクトメモリア
クセスコントローラに関し、 外部回路のアクセス速度に対応してマイクロデータを
保持することを目的とし、 マイクロROMより読み出されたマイクロデータをラッ
チしてダイレクトメモリアクセスコントローラの内部回
路に供給するマイクロデータラッチ回路を備え、該マイ
クロデータラッチ回路は供給されるマイクロデータをラ
ッチして出力するラッチ回路と、該ラッチ回路の出力す
るマイクロデータを一定期間だけ遅延する遅延回路と、
該マイクロROMより読み出されたマイクロデータと該ラ
ッチ回路の出力するマイクロデータとを待機指示信号の
指示に応じて選択し該ラッチ回路に供給するセレクタ回
路とを有し、任意のマイクロデータを該待機指示信号の
指示に従って保持し該ラッチ回路から該内部回路に供給
するよう構成する。
クセスコントローラに関し、 外部回路のアクセス速度に対応してマイクロデータを
保持することを目的とし、 マイクロROMより読み出されたマイクロデータをラッ
チしてダイレクトメモリアクセスコントローラの内部回
路に供給するマイクロデータラッチ回路を備え、該マイ
クロデータラッチ回路は供給されるマイクロデータをラ
ッチして出力するラッチ回路と、該ラッチ回路の出力す
るマイクロデータを一定期間だけ遅延する遅延回路と、
該マイクロROMより読み出されたマイクロデータと該ラ
ッチ回路の出力するマイクロデータとを待機指示信号の
指示に応じて選択し該ラッチ回路に供給するセレクタ回
路とを有し、任意のマイクロデータを該待機指示信号の
指示に従って保持し該ラッチ回路から該内部回路に供給
するよう構成する。
本発明はマイクロプログラムで制御されるダイレクト
メモリアクセスコントローラ（DMAC）に関する。
メモリアクセスコントローラ（DMAC）に関する。
DMACは入出力回路，メモリ等の外部回路とハンドシェ
ークを取って動作する。従って、DMACがデータ転送を行
なう場合、転送先の外部回路がデータ受け取り信号DCX
をアサートする（真にする）まで上記転送を終了させず
に内部処理を待ち状態としておく必要がある。
ークを取って動作する。従って、DMACがデータ転送を行
なう場合、転送先の外部回路がデータ受け取り信号DCX
をアサートする（真にする）まで上記転送を終了させず
に内部処理を待ち状態としておく必要がある。
例えばDMACのバスサイクルが３サイクル（１サイクル
が50nsec）であるとする。この場合、第４図に示すDMAC
の動作サイクルT1〜T3のうちサイクルT3が開始する前
に、データ転送を行なわれた外部回路からのデータ受け
取りを示すデータコンプリート信号DCXをサンプリング
して内部処理を終了させるがこれをウェイトするかを決
定する。
が50nsec）であるとする。この場合、第４図に示すDMAC
の動作サイクルT1〜T3のうちサイクルT3が開始する前
に、データ転送を行なわれた外部回路からのデータ受け
取りを示すデータコンプリート信号DCXをサンプリング
して内部処理を終了させるがこれをウェイトするかを決
定する。
また、マイクロプログラム処理されているDMACでは例
えばサイクルT3で内部処理を終了させる場合、サイクル
T2内で終了処理命令のマイクロデータをマイクロROMよ
り読み出しておかなければならない。
えばサイクルT3で内部処理を終了させる場合、サイクル
T2内で終了処理命令のマイクロデータをマイクロROMよ
り読み出しておかなければならない。
従って、従来のDMACではデータコンプリート信号CDX
のサンプリングをサイクルT3の開始よりかなり前（サイ
クルT1の開始から100nsec未満）に行なうことにより、
このようなDMACを利用するユーザはそれだけ早くデータ
コンプリート信号DCXを出力しなければならない。
のサンプリングをサイクルT3の開始よりかなり前（サイ
クルT1の開始から100nsec未満）に行なうことにより、
このようなDMACを利用するユーザはそれだけ早くデータ
コンプリート信号DCXを出力しなければならない。
しかるに、現在のダイナミックRAMのアクセスタイム
は100nsec程度である。このため、ダイナミックRAMでは
データコンプリート信号DCXをサイクルT1の開始から100
nsec以前に出力することは不可能である。
は100nsec程度である。このため、ダイナミックRAMでは
データコンプリート信号DCXをサイクルT1の開始から100
nsec以前に出力することは不可能である。
従って、従来のDMACではハードウェアによってサイク
ルT2とT3との間に常にウェイトサイクルを入れている。
ルT2とT3との間に常にウェイトサイクルを入れている。
しかし、例えばスタティックRAM等のアクセスタイム
は数十nsecであって、上記ウェイトサイクルを入れる必
要がなく、従来のDMACは常にウェイトサイクルを入れて
いるために、この場合のデータ転送速度が遅くなるとい
う問題点があった。
は数十nsecであって、上記ウェイトサイクルを入れる必
要がなく、従来のDMACは常にウェイトサイクルを入れて
いるために、この場合のデータ転送速度が遅くなるとい
う問題点があった。
本発明は上記の点に鑑みてなされたものであり、外部
回路のアクセス速度に対応してマイクロデータを保持す
るマイクロデータラッチ回路を提供することを目的とす
る。
回路のアクセス速度に対応してマイクロデータを保持す
るマイクロデータラッチ回路を提供することを目的とす
る。
本発明のダイレクトメモリアクセスコントローラは、
マイクロROM（16）より読み出されたマイクロデータを
ラッチしてダイレクト・メモリ・アクセス・コントロー
ラの内部回路に供給するマイクロデータラッチ回路を備
え、 マイクロデータラッチ回路は、供給されるマイクロデ
ータをラッチして出力するラッチ回路（34,35）と、 ラッチ回路の出力するマイクロデータを一定期間だけ
遅延する遅延回路（37,38）と、 マイクロROM（16）より読み出されたマイクロデータ
とラッチ回路（34,35）の出力するマイクロデータとを
待機指示信号の指示に応じて選択しラッチ回路（34,3
5）に供給するセレクタ回路（33,39）とを有する。
マイクロROM（16）より読み出されたマイクロデータを
ラッチしてダイレクト・メモリ・アクセス・コントロー
ラの内部回路に供給するマイクロデータラッチ回路を備
え、 マイクロデータラッチ回路は、供給されるマイクロデ
ータをラッチして出力するラッチ回路（34,35）と、 ラッチ回路の出力するマイクロデータを一定期間だけ
遅延する遅延回路（37,38）と、 マイクロROM（16）より読み出されたマイクロデータ
とラッチ回路（34,35）の出力するマイクロデータとを
待機指示信号の指示に応じて選択しラッチ回路（34,3
5）に供給するセレクタ回路（33,39）とを有する。
本発明において、セレクタ回路（33,39）は待機指示
信号の指示によりラッチ回路（34,35）の出力するマイ
クロデータを遅延回路（37,38）で一定期間遅延したマ
イクロデータを再びラッチ回路（34,35）に供給する。
これによって任意のマイクロデータは待機指示信号の指
示のある限りラッチ回路（34,35）に保持される。
信号の指示によりラッチ回路（34,35）の出力するマイ
クロデータを遅延回路（37,38）で一定期間遅延したマ
イクロデータを再びラッチ回路（34,35）に供給する。
これによって任意のマイクロデータは待機指示信号の指
示のある限りラッチ回路（34,35）に保持される。
これによって、DMACでデータ転送の内部処理を終了さ
せるサイクルT3のマイクロデータを、外部回路のデータ
コンプリート信号がアサートされるまで待機指示信号で
指示することにより、必要なだけ保持して、その間ウェ
イトサイクルを挿入できる。
せるサイクルT3のマイクロデータを、外部回路のデータ
コンプリート信号がアサートされるまで待機指示信号で
指示することにより、必要なだけ保持して、その間ウェ
イトサイクルを挿入できる。
第２図は本発明のDMACの一実施例のブロック図を示
す。
す。
同図中、10はマイクロシーケンサである。このマイク
ロシーケンサ10内のマイクロアドレスレジスタ11はリー
ド／ライト・コントローラ12よりアンド回路13を介して
供給される制御信号によってマイクロアドレスの書き込
み又は読み出しを行ない、読み出されたマイクロアドレ
スはマイクロアドレスセレクタ14に供給される。
ロシーケンサ10内のマイクロアドレスレジスタ11はリー
ド／ライト・コントローラ12よりアンド回路13を介して
供給される制御信号によってマイクロアドレスの書き込
み又は読み出しを行ない、読み出されたマイクロアドレ
スはマイクロアドレスセレクタ14に供給される。
マイクロアドレスセレクタ14にはこの他に端子15より
起動時の開始マイクロアドレス，ジャンプ先のマイクロ
アドレス等が供給され、これらのマイクロアドレスのう
ちのいずれかが選択されてマイクロROM16及びインクリ
メンタ17に供給される。インクリメンタ17は供給される
マイクロアドレスをインクリメントしてマイクロアドレ
スレジスタ11に供給する。
起動時の開始マイクロアドレス，ジャンプ先のマイクロ
アドレス等が供給され、これらのマイクロアドレスのう
ちのいずれかが選択されてマイクロROM16及びインクリ
メンタ17に供給される。インクリメンタ17は供給される
マイクロアドレスをインクリメントしてマイクロアドレ
スレジスタ11に供給する。
マイクロROM16にはDMACのマイクロプログラムが格納
されており、マイクロアドレスセレクタ14よりのマイク
ロアドレスによってマイクロプログラムを構成するマイ
クロ命令のデータ即ちマイクロデータが読み出される。
このマイクロデータはマイクロデータラッチ回路20に供
給される。
されており、マイクロアドレスセレクタ14よりのマイク
ロアドレスによってマイクロプログラムを構成するマイ
クロ命令のデータ即ちマイクロデータが読み出される。
このマイクロデータはマイクロデータラッチ回路20に供
給される。
リクエストハンドラ21は入出力回路，メモリ等の外部
回路からの転送リクエスト信号が端子22より入来する
と、この転送リクエスト信号をリード／ライト・コント
ローラ12及びバスユニット23に供給してこれらの回路の
転送動作の開始を指示する。
回路からの転送リクエスト信号が端子22より入来する
と、この転送リクエスト信号をリード／ライト・コント
ローラ12及びバスユニット23に供給してこれらの回路の
転送動作の開始を指示する。
バスユニット23は外部回路とのアドレス，データ，制
御信号夫々の受け渡しを行なうものであり、端子24には
外部回路より第３図（Ｃ）に示すデータコンプリート信
号DCXが端子24を介して入来する。
御信号夫々の受け渡しを行なうものであり、端子24には
外部回路より第３図（Ｃ）に示すデータコンプリート信
号DCXが端子24を介して入来する。
バスユニット23はリクエストハンドラ21より転送リク
エスト信号に供給されて動作開始し、第３図に示すサイ
クルT1,T2を終了した後、上記データ受け取り信号DCXを
クロック信号φ１のタイミングでサンプリングしてサン
プル値がＬレベルであるときＨレベルとなる第３図
（Ｄ）に示す待機指示信号TWXを生成する。
エスト信号に供給されて動作開始し、第３図に示すサイ
クルT1,T2を終了した後、上記データ受け取り信号DCXを
クロック信号φ１のタイミングでサンプリングしてサン
プル値がＬレベルであるときＨレベルとなる第３図
（Ｄ）に示す待機指示信号TWXを生成する。
この待機指示信号TWXはリード／ライト・コントロー
ラ12及びマイクロデータラッチ回路20に供給される。
ラ12及びマイクロデータラッチ回路20に供給される。
リード／ライト・コントローラ20は転送リクエスト信
号が供給された後、端子25により入来する第３図（Ｂ）
に示すクロック信号φ２に同期して動作し、待機指示信
号TWXがＨレベルであるときに制御信号を生成する。こ
の制御信号はアンド回路13において端子26よりの第３図
（Ａ）に示すクロック信号φ１に同期された後、マイク
ロアドレスレジスタ11に供給される。
号が供給された後、端子25により入来する第３図（Ｂ）
に示すクロック信号φ２に同期して動作し、待機指示信
号TWXがＨレベルであるときに制御信号を生成する。こ
の制御信号はアンド回路13において端子26よりの第３図
（Ａ）に示すクロック信号φ１に同期された後、マイク
ロアドレスレジスタ11に供給される。
これによって、マイクロROM16に供給されてマイクロ
アドレスは第３図（Ｆ）に示す如くなる。
アドレスは第３図（Ｆ）に示す如くなる。
同図中、期間T2AにサイクルT2の処理のマイクロデー
タのアドレスが供給され、期間T3AにサイクルT3の処理
のマイクロデータのアドレスが供給され、期間T1Aに次
の転送のサイクルT1の処理のマイクロ命令のアドレスが
供給される。
タのアドレスが供給され、期間T3AにサイクルT3の処理
のマイクロデータのアドレスが供給され、期間T1Aに次
の転送のサイクルT1の処理のマイクロ命令のアドレスが
供給される。
マイクロデータラッチ回路20は端子27より第３図
（Ａ），（Ｂ）に示す如く位相が互いに180度ずれたク
ロック信号φ1,φ２を供給されており、第１図に示す回
路構成ある。
（Ａ），（Ｂ）に示す如く位相が互いに180度ずれたク
ロック信号φ1,φ２を供給されており、第１図に示す回
路構成ある。
第１図は本発明のDMACに適用されるマイクロデータラ
ッチ回路の一部の一実施例の回路図を示す。この回路は
マイクロデータの１ビット分についての回路を示してい
る。
ッチ回路の一部の一実施例の回路図を示す。この回路は
マイクロデータの１ビット分についての回路を示してい
る。
第１図において、端子31にはマイクロROM16よりのマ
イクロデータが入来しクロックドインバータ32に供給さ
れる。クロックドインバータ32は制御端子に供給される
クロック信号φ２のＨレベル時に導通してインバータ動
作を行ない、Ｌレベル時に導通時の出力レベルを維持す
るもので、後述するクロックドインバータ33,37〜39,42
夫々についても同様である。上記のクロックドインバー
タ32の出力するマイクロデータはセレクタとしてのクロ
ックドインバータ33に供給される。
イクロデータが入来しクロックドインバータ32に供給さ
れる。クロックドインバータ32は制御端子に供給される
クロック信号φ２のＨレベル時に導通してインバータ動
作を行ない、Ｌレベル時に導通時の出力レベルを維持す
るもので、後述するクロックドインバータ33,37〜39,42
夫々についても同様である。上記のクロックドインバー
タ32の出力するマイクロデータはセレクタとしてのクロ
ックドインバータ33に供給される。
クロックドインバータ33の出力端子にはラッチ回路を
構成するインバータ34の入力端子及び抵抗の大なるイン
バータ35の出力端子が接続され、インバータ34の出力端
子及びインバータ35の入力端子は端子36に接続されると
共に、遅延回路を構成するクロックドインバータ37の入
力端子に接続されている。
構成するインバータ34の入力端子及び抵抗の大なるイン
バータ35の出力端子が接続され、インバータ34の出力端
子及びインバータ35の入力端子は端子36に接続されると
共に、遅延回路を構成するクロックドインバータ37の入
力端子に接続されている。
クロックドインバータ37の制御端子にはクロック信号
φ１が供給され、その出力端子は制御端子にクロック信
号φ２を供給されたクロックドインバータ38の入力端子
に接続されている。クロックドインバター37,38はイン
バータ34の出力するマイクロデータをクロック信号φ２
の１サイクルだけ遅延する。クロックドインバータ38の
出力するマイクロデータはセレクタとしてのクロックド
インバータ39に供給される。クロックドインバータ39の
出力端子はインバータ34の入力端子に接続されている。
φ１が供給され、その出力端子は制御端子にクロック信
号φ２を供給されたクロックドインバータ38の入力端子
に接続されている。クロックドインバター37,38はイン
バータ34の出力するマイクロデータをクロック信号φ２
の１サイクルだけ遅延する。クロックドインバータ38の
出力するマイクロデータはセレクタとしてのクロックド
インバータ39に供給される。クロックドインバータ39の
出力端子はインバータ34の入力端子に接続されている。
端子41にはバスユニット23より待機指示信号TWXが入
来してクロックドインバータ42に供給される。クロック
ドインバータ42は制御端子にクロック信号φ２を供給さ
れており、第３図（Ｅ）に示すセレクト信号を生成す
る。
来してクロックドインバータ42に供給される。クロック
ドインバータ42は制御端子にクロック信号φ２を供給さ
れており、第３図（Ｅ）に示すセレクト信号を生成す
る。
クロックドインバータ42の出力するセレクト信号はイ
ンバータ43で反転された後クロックドインバータ33の制
御端子に供給され、更にインバータ44で反転されてクロ
ックドインバータ39の制御端子に供給される。
ンバータ43で反転された後クロックドインバータ33の制
御端子に供給され、更にインバータ44で反転されてクロ
ックドインバータ39の制御端子に供給される。
クロックドインバータ33はセレクト信号がＨレベルで
あるとき導通してマイクロROM16よりのマイクロデータ
をラッチ回路に供給し、クロックドインバータ39はセレ
クト信号かＬレベルであるとき導通してラッチ回路の出
力するマイクロデータを再びラッチ回路に供給する。
あるとき導通してマイクロROM16よりのマイクロデータ
をラッチ回路に供給し、クロックドインバータ39はセレ
クト信号かＬレベルであるとき導通してラッチ回路の出
力するマイクロデータを再びラッチ回路に供給する。
従って、端子36から出力されるマイクロデータは第３
図（Ｇ）に示す如くなる。同図中、期間T2DにサイクルT
2の処理のマイクロデータが出力され、期間T3Dにサイク
ルT3の処理のマイクロデータが出力される。
図（Ｇ）に示す如くなる。同図中、期間T2DにサイクルT
2の処理のマイクロデータが出力され、期間T3Dにサイク
ルT3の処理のマイクロデータが出力される。
第２図に戻って説明するに、マイクロデータラッチ回
路20の出力するマイクロデータは端子28aから出力され
ると共に、マイクロデータラッチ回路29に供給され、こ
こで端子30よりのクロック信号φ１に同期された後端子
28bより出力される。この端子28a,28b夫々から出力され
るマイクロデータはDMAC内部の各回路に供給される。
路20の出力するマイクロデータは端子28aから出力され
ると共に、マイクロデータラッチ回路29に供給され、こ
こで端子30よりのクロック信号φ１に同期された後端子
28bより出力される。この端子28a,28b夫々から出力され
るマイクロデータはDMAC内部の各回路に供給される。
このようにして、DMACは第３図（Ａ）に示すように、
サイクルT1,T2の処理を行なった後、ウェイトサイクルT
Wが３サイクル挿入され、その後サイクルT3が実行され
る。
サイクルT1,T2の処理を行なった後、ウェイトサイクルT
Wが３サイクル挿入され、その後サイクルT3が実行され
る。
第３図に示す如く、待機指示信号TWXがＬレベルとな
るのは、外部回路がダイナミックRAMの如く低速の場合
である。外部回路がスタティックRAMの如く高速の場合
には、待機指示信号TWXはＨレベルを維持するので、第
３図におけるサイクルT1,T2の後にウェイトサイクルTW
が挿入されることはなく、直ちにサイクルT3が実行され
る。
るのは、外部回路がダイナミックRAMの如く低速の場合
である。外部回路がスタティックRAMの如く高速の場合
には、待機指示信号TWXはＨレベルを維持するので、第
３図におけるサイクルT1,T2の後にウェイトサイクルTW
が挿入されることはなく、直ちにサイクルT3が実行され
る。
つまり、第１図のマイクロデータラッチ回路20を用い
ることにより、外部回路のアクセスタイムに応じて必要
なだけウェイトサイクルが挿入され、高速アクセスを行
なう外部回路のデータ転送は高速に行なうことができ
る。
ることにより、外部回路のアクセスタイムに応じて必要
なだけウェイトサイクルが挿入され、高速アクセスを行
なう外部回路のデータ転送は高速に行なうことができ
る。
上述の如く、本発明のダイレクトメモリアクセスコン
トローラによれば、任意のマイクロデータを待機指示信
号の指示に従って保持し、外部回路のアクセス速度に対
応してウェイトサイクルを挿入でき、外部回路のアクセ
ス速度に対応したデータ転送が可能となり、実用上きわ
めて有用である。
トローラによれば、任意のマイクロデータを待機指示信
号の指示に従って保持し、外部回路のアクセス速度に対
応してウェイトサイクルを挿入でき、外部回路のアクセ
ス速度に対応したデータ転送が可能となり、実用上きわ
めて有用である。
第１図は本発明ダイレクトメモリアクセスコントローラ
に適用されるマイクロデータラッチ回路の一部の一実施
例の回路図、 第２図は第１図の回路を適用したダイレクトメモリアク
セスコントローラの一実施例のブロック図、 第３図は第１図の回路各部の信号波形図、 第４図はダイレクトメモリアクセスコントローラの動作
サイクルを説明するための図である。 図において、 11はマイクロアドレスレジスタ、12はリード／ライト・
コントローラ、14はマイクロアドレスセレクタ、16はマ
イクロROM、17はインクリメンタ、20,29はマイクロデー
タラッチ回路、21はリクエストハンドラ、22はバスユニ
ット を示す。
に適用されるマイクロデータラッチ回路の一部の一実施
例の回路図、 第２図は第１図の回路を適用したダイレクトメモリアク
セスコントローラの一実施例のブロック図、 第３図は第１図の回路各部の信号波形図、 第４図はダイレクトメモリアクセスコントローラの動作
サイクルを説明するための図である。 図において、 11はマイクロアドレスレジスタ、12はリード／ライト・
コントローラ、14はマイクロアドレスセレクタ、16はマ
イクロROM、17はインクリメンタ、20,29はマイクロデー
タラッチ回路、21はリクエストハンドラ、22はバスユニ
ット を示す。
Claims (1)
- 【請求項１】マイクロROM（16）より読み出されたマイ
クロデータをラッチしてダイレクトメモリアクセスコン
トローラの内部回路に供給するマイクロデータラッチ回
路を備え、 該マイクロデータラッチ回路は、供給されるマイクロデ
ータをラッチして出力するラッチ回路（34,35）と、 該ラッチ回路の出力するマイクロデータを一定期間だけ
遅延する遅延回路（37,38）と、 該マイクロROM（16）より読み出されたマイクロデータ
と該ラッチ回路（34,35）の出力するマイクロデータと
を待機指示信号の指示に応じて選択し該ラッチ回路（3
4,35）に供給するセレクタ回路（33,39）とを有し、 任意のマイクロデータを該待機指示信号の指示に従って
保持し該ラッチ回路（34,35）から該内部回路に供給す
ることを特徴とするダイレクトメモリアクセスコントロ
ーラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23025987A JP2545407B2 (ja) | 1987-09-14 | 1987-09-14 | ダイレクトメモリアクセスコントロ―ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23025987A JP2545407B2 (ja) | 1987-09-14 | 1987-09-14 | ダイレクトメモリアクセスコントロ―ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6473446A JPS6473446A (en) | 1989-03-17 |
| JP2545407B2 true JP2545407B2 (ja) | 1996-10-16 |
Family
ID=16904999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23025987A Expired - Fee Related JP2545407B2 (ja) | 1987-09-14 | 1987-09-14 | ダイレクトメモリアクセスコントロ―ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545407B2 (ja) |
-
1987
- 1987-09-14 JP JP23025987A patent/JP2545407B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6473446A (en) | 1989-03-17 |
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