JP2661741B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JP2661741B2 JP2661741B2 JP1033662A JP3366289A JP2661741B2 JP 2661741 B2 JP2661741 B2 JP 2661741B2 JP 1033662 A JP1033662 A JP 1033662A JP 3366289 A JP3366289 A JP 3366289A JP 2661741 B2 JP2661741 B2 JP 2661741B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はリードサイクルに対してライトサイクルが1b
it遅延する半導体記憶回路に関するものである。
it遅延する半導体記憶回路に関するものである。
（従来の技術） 第２図は従来のメモリ書き込み方式の一例である。同
図において、情報書き込み時、チップイネーブル信号CE
を“H"レベルの状態にすると入力情報DINは入力バッフ
ァ８を通ってDINラッチ回路10の入力側に到達する。一
方、ラッチ信号発生回路９においてライトイネーブル信
号WEに基づいて生成されたラッチ信号もDINラッチ回路1
0に入力される。前記入力情報DINは前記ラッチ信号のタ
イミングでDINラッチ回路10にラッチされる。スタンバ
イ時にはチップイネーブル信号CEは“L"レベルに保持さ
れる。これにより、入力バッファ８はディスエーブルの
状態となりたとえTTL入力があっても直流パスができる
ことはない。しかし、このメモリ書き込み方式はチップ
イネーブル信号CEを入力するためのピンを必要とし、デ
バイスのピン数が増加するという問題点があった。
図において、情報書き込み時、チップイネーブル信号CE
を“H"レベルの状態にすると入力情報DINは入力バッフ
ァ８を通ってDINラッチ回路10の入力側に到達する。一
方、ラッチ信号発生回路９においてライトイネーブル信
号WEに基づいて生成されたラッチ信号もDINラッチ回路1
0に入力される。前記入力情報DINは前記ラッチ信号のタ
イミングでDINラッチ回路10にラッチされる。スタンバ
イ時にはチップイネーブル信号CEは“L"レベルに保持さ
れる。これにより、入力バッファ８はディスエーブルの
状態となりたとえTTL入力があっても直流パスができる
ことはない。しかし、このメモリ書き込み方式はチップ
イネーブル信号CEを入力するためのピンを必要とし、デ
バイスのピン数が増加するという問題点があった。
第３図はチップイネーブル信号CEを用いないメモリ書
き込み方式の一例であり、チップイネーブル信号CE用の
ピンの削減を図ったものである。しかし、この方式はス
タンバイ時においてTTL入力があると入力バッファ11に
直流パスができ、電力を消費するという問題点があっ
た。
き込み方式の一例であり、チップイネーブル信号CE用の
ピンの削減を図ったものである。しかし、この方式はス
タンバイ時においてTTL入力があると入力バッファ11に
直流パスができ、電力を消費するという問題点があっ
た。
この欠点を解決するメモリ書き込み方式として第４図
に示す方式があった。この方式は、ラッチ発生回路９に
おいてライトイネーブル信号WEから生成したラッチ信号
の一部を入力バッファ８に対するチップイネーブル信号
として使用し、スタンバイ時に入力バッファ８をディス
エーブルの状態とすることにより直流パスが生じるのを
防止するものである。しかし、前記チップイネーブル信
号はライトイネーブル信号WEから生成されているので該
ライトイネーブル信号WEから遅れて生じることとなり、
従って情報DINはDINラッチ回路10に遅れて到達し、また
情報DINの遅れに合わせてDINラッチ回路10へのラッチ信
号を遅らせるための遅延回路12を必要としていた。
に示す方式があった。この方式は、ラッチ発生回路９に
おいてライトイネーブル信号WEから生成したラッチ信号
の一部を入力バッファ８に対するチップイネーブル信号
として使用し、スタンバイ時に入力バッファ８をディス
エーブルの状態とすることにより直流パスが生じるのを
防止するものである。しかし、前記チップイネーブル信
号はライトイネーブル信号WEから生成されているので該
ライトイネーブル信号WEから遅れて生じることとなり、
従って情報DINはDINラッチ回路10に遅れて到達し、また
情報DINの遅れに合わせてDINラッチ回路10へのラッチ信
号を遅らせるための遅延回路12を必要としていた。
（発明が解決しようとする課題） 以上、説明したように、第２図に示す書き込み方式で
はスタンバイ時に入力バッファに直流パスが生じるのを
防止することができるもののチップイネーブル信号CEを
必要とし、そのためにデバイスにピンを設ける必要があ
るという問題点を有しており、第３図に示す書き込み方
式ではチップイネーブル信号CE用のピンを設ける必要が
ないもののスタンバイ時に入力バッファに直流パスが生
じるという問題点を有しており、また、第４図に示す方
式ではライトイネーブル信号WEからチップイネーブル信
号CEを生成しこれによりスタンバイ時において入力バッ
ファに直流パスが生じるのを防止することができるもの
の、ライトイネーブル信号WEのタイミングで情報を直ち
に書き込むことができないという問題点を有していた。
はスタンバイ時に入力バッファに直流パスが生じるのを
防止することができるもののチップイネーブル信号CEを
必要とし、そのためにデバイスにピンを設ける必要があ
るという問題点を有しており、第３図に示す書き込み方
式ではチップイネーブル信号CE用のピンを設ける必要が
ないもののスタンバイ時に入力バッファに直流パスが生
じるという問題点を有しており、また、第４図に示す方
式ではライトイネーブル信号WEからチップイネーブル信
号CEを生成しこれによりスタンバイ時において入力バッ
ファに直流パスが生じるのを防止することができるもの
の、ライトイネーブル信号WEのタイミングで情報を直ち
に書き込むことができないという問題点を有していた。
本発明は上記問題点を解決し、外部からのチップイネ
ーブル信号を用いることなくスタンバイ時に入力バッフ
ァに直流パスが生じるのを防止し、また、ライトイネー
ブル信号入力後の同期信号に基づいて情報を書き込むこ
とのできる半導体記憶回路を提供することを目的とす
る。
ーブル信号を用いることなくスタンバイ時に入力バッフ
ァに直流パスが生じるのを防止し、また、ライトイネー
ブル信号入力後の同期信号に基づいて情報を書き込むこ
とのできる半導体記憶回路を提供することを目的とす
る。
（課題を解決するための手段） 上記目的を達成するため、本発明は、外部から与えら
れるデータをメモリセルへ入力する入力バッファ回路
と、この入力バッファ回路を制御する制御回路とを備え
る半導体記憶回路において、第１又は第２の論理レベル
を有するライトイネーブル信号及び複数のパルスが連続
して構成されるクロック信号が入力され、前記ライトイ
ネーブル信号の前記第１の論理レベルから前記第２の論
理レベルへの遷移と前記クロック信号の第１のパルスと
に応答し、前記データを前記入力バッファ回路へ転送し
た後、前記第２の論理レベルの前記ライトイネーブル信
号と前記第１のパルス発生から所定期間経過後に発生す
る前記クロック信号の第２のパルスとに応答し、前記デ
ータを前記入力バッファ回路から前記メモリセルへ転送
するように制御する制御回路を設けたものである。
れるデータをメモリセルへ入力する入力バッファ回路
と、この入力バッファ回路を制御する制御回路とを備え
る半導体記憶回路において、第１又は第２の論理レベル
を有するライトイネーブル信号及び複数のパルスが連続
して構成されるクロック信号が入力され、前記ライトイ
ネーブル信号の前記第１の論理レベルから前記第２の論
理レベルへの遷移と前記クロック信号の第１のパルスと
に応答し、前記データを前記入力バッファ回路へ転送し
た後、前記第２の論理レベルの前記ライトイネーブル信
号と前記第１のパルス発生から所定期間経過後に発生す
る前記クロック信号の第２のパルスとに応答し、前記デ
ータを前記入力バッファ回路から前記メモリセルへ転送
するように制御する制御回路を設けたものである。
（作用） メモリセルへデータを書き込む場合、ライトイネーブ
ル信号が第１の論理レベルから第２の論理レベルに遷移
すると（後述の実施例では、“L"レベルから“H"レベル
になると）、クロック信号（後述の実施例では、ライト
同期信号に相当）に応答して、入力バッファ回路はイネ
ーブル状態となり入力データを取り込む。
ル信号が第１の論理レベルから第２の論理レベルに遷移
すると（後述の実施例では、“L"レベルから“H"レベル
になると）、クロック信号（後述の実施例では、ライト
同期信号に相当）に応答して、入力バッファ回路はイネ
ーブル状態となり入力データを取り込む。
また、ライトイネーブル信号が第２の論理レベルから
第１の論理レベルに遷移すると（後述の実施例では、
“H"レベルから“L"レベルになると）、クロック信号に
応答して、入力バッファ回路はディスエーブル状態とな
る。
第１の論理レベルに遷移すると（後述の実施例では、
“H"レベルから“L"レベルになると）、クロック信号に
応答して、入力バッファ回路はディスエーブル状態とな
る。
すなわち、入力バッファはメモリ書き込み期間以外は
ディスエーブル状態になり、たとえTTL入力があっても
直流パスができることはなく、電流を消費することはな
い。
ディスエーブル状態になり、たとえTTL入力があっても
直流パスができることはなく、電流を消費することはな
い。
（実施例） 第１図は本発明の実施例を示すブロック図であって、
１はライトイネーブル信号WEを入力としライト同期信号
WCLKにより駆動されるＤフリップフロップ、２はＤフリ
ップフロップ１の出力を入力としライト同期信号WCLKに
より駆動されるＤフリップフロップ、３はＤフリップフ
ロップ２の出力NDE2を入力としライト同期信号WCLKによ
り駆動されるライトコントロール回路、４は前記NDE1と
NDE2のOR論理をとるOR回路、５−１〜５−ｎはOR回路４
の出力DEにより書き込み入力DIN1〜DINnの入力をコント
ロールする入力バッファ、６−１〜６−ｎはライトコン
トロール回路３の制御の下で入力バッファ５−１〜５−
ｎの出力を駆動するライトバッファ、７はライトバッフ
ァ６−１〜６−ｎの出力を記憶するメモリ本体である。
１はライトイネーブル信号WEを入力としライト同期信号
WCLKにより駆動されるＤフリップフロップ、２はＤフリ
ップフロップ１の出力を入力としライト同期信号WCLKに
より駆動されるＤフリップフロップ、３はＤフリップフ
ロップ２の出力NDE2を入力としライト同期信号WCLKによ
り駆動されるライトコントロール回路、４は前記NDE1と
NDE2のOR論理をとるOR回路、５−１〜５−ｎはOR回路４
の出力DEにより書き込み入力DIN1〜DINnの入力をコント
ロールする入力バッファ、６−１〜６−ｎはライトコン
トロール回路３の制御の下で入力バッファ５−１〜５−
ｎの出力を駆動するライトバッファ、７はライトバッフ
ァ６−１〜６−ｎの出力を記憶するメモリ本体である。
次に、第１図に示す本実施例の動作を、各部波形を示
す第５図を参照しながら、入力情報D1〜D5を書き込む場
合を例にとって説明する。
す第５図を参照しながら、入力情報D1〜D5を書き込む場
合を例にとって説明する。
第５図に示すように、Ｄフリップフロップ１に入力さ
れるライトイネーブル信号WEが“H"レベルになった後、
時刻t0でライト同期信号WCLKが“H"レベルになるとＤフ
リップフロップ１の出力NDE1は“H"レベルとなる。これ
によりOR回路４の出力DEは“H"レベルになり、入力バッ
ファ５−１〜５−ｎはイネーブルとなる。従って時刻t0
の直後に書き込み入力DIN1〜DINn（入力情報D1）が入力
されると直ちに入力バッファ５−１〜５−ｎに取り込ま
れその出力に現われる。しかし、時刻t0においては、Ｄ
フリップフロップ２の出力DE2は第２図（ｄ）に示すよ
うにまだ“L"レベルであるため、ライトコントロール回
路３、ライトバッファ６−１〜６−ｎはディスエーブル
の状態にあり、従って入力バッファ５−１〜５−ｎの出
力はメモリ本体７に書き込まれない。
れるライトイネーブル信号WEが“H"レベルになった後、
時刻t0でライト同期信号WCLKが“H"レベルになるとＤフ
リップフロップ１の出力NDE1は“H"レベルとなる。これ
によりOR回路４の出力DEは“H"レベルになり、入力バッ
ファ５−１〜５−ｎはイネーブルとなる。従って時刻t0
の直後に書き込み入力DIN1〜DINn（入力情報D1）が入力
されると直ちに入力バッファ５−１〜５−ｎに取り込ま
れその出力に現われる。しかし、時刻t0においては、Ｄ
フリップフロップ２の出力DE2は第２図（ｄ）に示すよ
うにまだ“L"レベルであるため、ライトコントロール回
路３、ライトバッファ６−１〜６−ｎはディスエーブル
の状態にあり、従って入力バッファ５−１〜５−ｎの出
力はメモリ本体７に書き込まれない。
次に、ライトイネーブル信号WEが“H"レベルになって
から２発目のライト同期信号WCLKが時刻t1で入力される
と、Ｄフリップフロップ２はＤフリップフロップ１の出
力NDE1が“H"レベルになっていることからその出力NDE2
を第２図（ｄ）に示すように“H"レベルにする。これに
よりライトコントロール回路3,ライトバッファ６−１〜
６−ｎはイネーブルとなり、時刻t1の直前で既に入力バ
ッフ５−１〜５−ｎに取り込まれていた書き込み入力D
IN1〜DINn、すなわち入力情報D1はメモリ本体７に書き
込まれる。
から２発目のライト同期信号WCLKが時刻t1で入力される
と、Ｄフリップフロップ２はＤフリップフロップ１の出
力NDE1が“H"レベルになっていることからその出力NDE2
を第２図（ｄ）に示すように“H"レベルにする。これに
よりライトコントロール回路3,ライトバッファ６−１〜
６−ｎはイネーブルとなり、時刻t1の直前で既に入力バ
ッフ５−１〜５−ｎに取り込まれていた書き込み入力D
IN1〜DINn、すなわち入力情報D1はメモリ本体７に書き
込まれる。
続く時刻t2〜t4においても、同様にして入力情報D2〜
D4はメモリ本体７に順次書き込まれていく。
D4はメモリ本体７に順次書き込まれていく。
ライトイネーブル信号WEが第５図（ａ）に示すように
時刻t4直後に“L"レベルに転じた場合、次のライト同期
信号WCLKが入力する時刻t5においてＤフリップフロップ
１の出力NDE1は“L"レベルとなる。しかし、Ｄフリップ
フロップ２の出力NDE2は第２図（ｄ）に示すように“H"
レベルのままであるのでOR回路４の出力DEは引き続き
“H"レベルである。従って、入力バッファ５−１〜５−
ｎはイネーブルの状態にあり、書き込み入力DIN1〜D
INn、すなわち入力情報D4は入力バッファ５−１〜５−
ｎに取り込まれ、ライトコントロール回路３、ライトバ
ッファ６−１〜６−ｎがイネーブルの状態にあるのでメ
モリ本体７に書き込まれる。
時刻t4直後に“L"レベルに転じた場合、次のライト同期
信号WCLKが入力する時刻t5においてＤフリップフロップ
１の出力NDE1は“L"レベルとなる。しかし、Ｄフリップ
フロップ２の出力NDE2は第２図（ｄ）に示すように“H"
レベルのままであるのでOR回路４の出力DEは引き続き
“H"レベルである。従って、入力バッファ５−１〜５−
ｎはイネーブルの状態にあり、書き込み入力DIN1〜D
INn、すなわち入力情報D4は入力バッファ５−１〜５−
ｎに取り込まれ、ライトコントロール回路３、ライトバ
ッファ６−１〜６−ｎがイネーブルの状態にあるのでメ
モリ本体７に書き込まれる。
続いて、時刻t6にライト同期信号WCLKが入力される
と、Ｄフリップフロップ２はＤフリップフロップ１の出
力NDE1が“L"レベルにあるのを受けてその出力NDE2を
“L"レベルにする。これによりOR回路４の出力DEは“L"
レベルとなり、入力バッファ５−１〜５−ｎはディスエ
ーブルになると共にライトコントロール回路３、ライト
バッファ６−１〜６−ｎもディスエーブルとなり、書き
込みを終了する。
と、Ｄフリップフロップ２はＤフリップフロップ１の出
力NDE1が“L"レベルにあるのを受けてその出力NDE2を
“L"レベルにする。これによりOR回路４の出力DEは“L"
レベルとなり、入力バッファ５−１〜５−ｎはディスエ
ーブルになると共にライトコントロール回路３、ライト
バッファ６−１〜６−ｎもディスエーブルとなり、書き
込みを終了する。
以上、説明したように本実施例は入力情報をメモリ本
体に書き込むのに必要な期間だけ入力バッファをイネー
ブルにし、そのイネーブルにするための制御信号をライ
トイネーブル信号に基づいて生成しているので、チップ
イネーブル信号を用いることなく、またスタンバイ時に
入力バッファに電流が流れるのを防止することができ
る。
体に書き込むのに必要な期間だけ入力バッファをイネー
ブルにし、そのイネーブルにするための制御信号をライ
トイネーブル信号に基づいて生成しているので、チップ
イネーブル信号を用いることなく、またスタンバイ時に
入力バッファに電流が流れるのを防止することができ
る。
また、本発明はリードとライトのタイミングが１サイ
クルずれているデバイスに有効に適用することができ
る。
クルずれているデバイスに有効に適用することができ
る。
第６図は情報を読み出したり書き込んだりするデバイ
ス1,2を縦続接続し、同一のクロックをデバイス１には
リード同期信号RCKとして、デバイス２にはライト同期
信号WCKとして供給し、デバイス１から読み出した情報
を直接デバイス２に書き込むように構成したもので、特
定の分野では広く用いられている。
ス1,2を縦続接続し、同一のクロックをデバイス１には
リード同期信号RCKとして、デバイス２にはライト同期
信号WCKとして供給し、デバイス１から読み出した情報
を直接デバイス２に書き込むように構成したもので、特
定の分野では広く用いられている。
今、各デバイスに共通のクロックが供給されると、デ
バイス１はこれをリード同期パルスRCKとして受け取
り、アクセスされた情報D1を出力する。この情報D1はリ
ード同期パルスRCKより遅れて出力されるので、デバイ
ス２においては前記クロックがライト同期パルスWCKと
して入力されても直ちに書き込むことはない。そして、
前記クロックの次のクロックが供給されたとき、その立
上りにおいて前記情報D1を書き込むことになる。すなわ
ち、デバイス２のライトのタイミングはデバイス１のリ
ードのタイミングよりも１サイクル遅れており、デバイ
ス２はそのサイクルの終りで書き込みを行っていると考
えることができる。従って、デバイス２は先頭のライト
同期信号を書き込みに使用していないといえる。このよ
うな構成のシステムでは、前記先頭のライト同期信号を
第２図の時刻t0におけるライト同期信号WCLKと同様に扱
い、入力バッファ制御用の信号発生に利用することがで
き、第１図に示す実施例と同一の効果が得られる。
バイス１はこれをリード同期パルスRCKとして受け取
り、アクセスされた情報D1を出力する。この情報D1はリ
ード同期パルスRCKより遅れて出力されるので、デバイ
ス２においては前記クロックがライト同期パルスWCKと
して入力されても直ちに書き込むことはない。そして、
前記クロックの次のクロックが供給されたとき、その立
上りにおいて前記情報D1を書き込むことになる。すなわ
ち、デバイス２のライトのタイミングはデバイス１のリ
ードのタイミングよりも１サイクル遅れており、デバイ
ス２はそのサイクルの終りで書き込みを行っていると考
えることができる。従って、デバイス２は先頭のライト
同期信号を書き込みに使用していないといえる。このよ
うな構成のシステムでは、前記先頭のライト同期信号を
第２図の時刻t0におけるライト同期信号WCLKと同様に扱
い、入力バッファ制御用の信号発生に利用することがで
き、第１図に示す実施例と同一の効果が得られる。
なお、第１図に示す実施例においては入力バッファ制
御用の信号発生にＤフリップフロップ1,2を用いている
がこれに限定されるものではない。同様の機能を持つも
のと置換しても同様の効果が得られる。
御用の信号発生にＤフリップフロップ1,2を用いている
がこれに限定されるものではない。同様の機能を持つも
のと置換しても同様の効果が得られる。
（発明の効果） 以上、詳細に説明したように本発明によれば、ライト
イネーブル信号及びクロック信号に基づいて入力バッフ
ァ回路を制御する制御回路を設け、該入力バッファを書
き込み期間だけイネーブルとし、スタンバイ時にはディ
スエーブルとしているので、スタンバイ時にたとえTTL
入力があっても入力バッファに直流パスができることは
ない。従って、スタンバイ時における電流消費を防止
し、入力バッファを効率よく制御することができる。
イネーブル信号及びクロック信号に基づいて入力バッフ
ァ回路を制御する制御回路を設け、該入力バッファを書
き込み期間だけイネーブルとし、スタンバイ時にはディ
スエーブルとしているので、スタンバイ時にたとえTTL
入力があっても入力バッファに直流パスができることは
ない。従って、スタンバイ時における電流消費を防止
し、入力バッファを効率よく制御することができる。
また、書き込み時において、入力情報をライト同期信
号の立上りで高速に書き込むことができる。
号の立上りで高速に書き込むことができる。
更には、チップイネーブル信号を用いていないので、
チップイネーブル信号入力用ピンが不要となり、デバイ
スのピン数を減らすことができる。
チップイネーブル信号入力用ピンが不要となり、デバイ
スのピン数を減らすことができる。
第１図は本発明の実施例のブロック図、第２図，第３
図，第４図は従来のメモリ書き込み方式の例を示す図、
第５図は第１図の各部波形を示す波形図、第６図は本発
明の応用例のブロック図、第７図は第６図の動作説明図
である。 1,2……Ｄフリップフロップ、３……ライトコントロー
ル回路、４……OR回路、５−１〜５−ｎ……入力バッフ
ァ、６−１〜６−ｎ……ライトバッファ、７……メモリ
本体。
図，第４図は従来のメモリ書き込み方式の例を示す図、
第５図は第１図の各部波形を示す波形図、第６図は本発
明の応用例のブロック図、第７図は第６図の動作説明図
である。 1,2……Ｄフリップフロップ、３……ライトコントロー
ル回路、４……OR回路、５−１〜５−ｎ……入力バッフ
ァ、６−１〜６−ｎ……ライトバッファ、７……メモリ
本体。
Claims (1)
- 【請求項１】外部から与えられるデータをメモリセルへ
入力する入力バッファ回路と、この入力バッファ回路を
制御する制御回路とを備える半導体記憶回路において、 前記制御回路は、第１又は第２の論理レベルを有するラ
イトイネーブル信号及び複数のパルスが連続して構成さ
れるクロック信号が入力され、前記ライトイネーブル信
号の前記第１の論理レベルから前記第２の論理レベルへ
の遷移と前記クロック信号の第１のパルスとに応答し、
前記データを前記入力バッファ回路へ転送した後、前記
第２の論理レベルの前記ライトイネーブル信号と前記第
１のパルス発生から所定時間経過後に発生する前記クロ
ック信号の第２のパルスとに応答し、前記データを前記
入力バッファ回路から前記メモリセルへ転送するように
制御することを特徴とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1033662A JP2661741B2 (ja) | 1989-02-15 | 1989-02-15 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1033662A JP2661741B2 (ja) | 1989-02-15 | 1989-02-15 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02214095A JPH02214095A (ja) | 1990-08-27 |
| JP2661741B2 true JP2661741B2 (ja) | 1997-10-08 |
Family
ID=12392661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1033662A Expired - Fee Related JP2661741B2 (ja) | 1989-02-15 | 1989-02-15 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661741B2 (ja) |
-
1989
- 1989-02-15 JP JP1033662A patent/JP2661741B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02214095A (ja) | 1990-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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