JPH09120672A - 同期式半導体メモリ - Google Patents

同期式半導体メモリ

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JPH09120672A
JPH09120672A JP7297885A JP29788595A JPH09120672A JP H09120672 A JPH09120672 A JP H09120672A JP 7297885 A JP7297885 A JP 7297885A JP 29788595 A JP29788595 A JP 29788595A JP H09120672 A JPH09120672 A JP H09120672A
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Abstract

(57)【要約】 【課題】同期式半導体メモリにおいて、サイクルタイム
とクロックアクセスタイムの和を短くすると共に、出力
部を１個のラッチ回路でレジスタ動作させることにより
回路数の削減、すなわちチップ面積の縮小を実現する。 【解決手段】入力部にマスタスレーブ構成を採る第１及
び第２のラッチ回路Ｆ１、Ｆ２と、クロック信号に同期
したパルスを発生するパルス発生器ＰＧの発生パルスに
制御される出力部のラッチ回路Ｆ３とにより、入出力部
のレジスタ回路を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、同期式半導体メモ
リに関し、特に入出力が共にレジスタ動作する同期式半
導体メモリの入出力インターフェース回路に関する。
【０００２】
【従来の技術】従来のこの種の同期式半導体メモリにつ
いて、図３を参照して以下に説明する。なお、タイミン
グ入力に同期して動作する同期式半導体メモリは、例え
ば低消費電力化及び高速化等の点から大容量高速メモリ
等で採用されている。
【０００３】図３を参照して、従来の半導体メモリは、
入出力が共にクロック入力によりデータをラッチするレ
ジスタを備え、入力部にマスタスレーブ方式で作動する
第１及び第２のラッチ回路Ｆ１、Ｆ２を有し、出力部も
同様にしてマスタスレーブ方式で作動する第３及び第４
のラッチ回路Ｆ３、Ｆ４を有し、入力部の第１及び第２
のラッチ回路Ｆ１、Ｆ２の制御入力端子Ｃには内部クロ
ック信号ＣＬＫ１と第１のインバータＩＮＶ１による内
部クロック信号ＣＬＫ１の反転信号（相補信号）とがそ
れぞれ入力され、出力部の第３及び第４のラッチ回路Ｆ
３、Ｆ４の制御入力端子Ｃには内部クロック信号ＣＬＫ
２と、第２のインバータＩＮＶ２による内部クロック信
号ＣＬＫ２の反転信号がそれぞれ入力され、内部クロッ
ク信号ＣＬＫ２は内部クロック信号ＣＬＫ１をディレイ
（遅延）Ｄを介して所定時間遅延させてなる信号であ
る。ただし、図３に示すディレイＤは単なる配線遅延に
よる遅延である場合を含んでいる。
【０００４】そして、入力部の第２のラッチ回路Ｆ２の
出力端子ＱはＲＡＭ（ランダムアクセスメモリ）の回路
ブロックＲＢの入力端に接続し、出力部の第３のラッチ
回路Ｆ３の入力端子ＤはＲＡＭの回路ブロックＲＢの出
力端に接続し、第４のラッチ回路Ｆ４の出力端子Ｑは出
力バッファＯＢの入力端に接続している（例えば特開平
３−１２２８９５号公報の図４参照）。
【０００５】次に、図３に示した同期式半導体メモリの
動作について、図４及び図５を参照して説明する。ここ
では、簡単のためにデータ読み出し時のアドレスアクセ
ス動作を説明する。
【０００６】以下では、入力部及び出力部のマスタスレ
ーブ構成のラッチ回路はいずれも、制御入力端子Ｃへの
入力がハイレベルの時に入力データをラッチし、ロウレ
ベルの時入力データをスルーする（そのまま出力する）
ものとする。
【０００７】まず、入力部のデータの動作は、第１及び
第２のラッチ回路Ｆ１、Ｆ２によって行われ、内部クロ
ック信号ＣＬＫ１がロウレベルの時、第１のラッチ回路
Ｆ１は外部入力端子ＩＡ１に入力されているアドレス信
号Ａnをスルーするので第１のラッチ回路Ｆ１の出力で
ある信号線ＤＡ１にはアドレス信号Ａnが現れる。
【０００８】しかし、第２のラッチ回路Ｆ２の制御入力
端子Ｃには内部クロック信号ＣＬＫ１の反転信号が入力
されてハイレベルとされ、この時ラッチ動作しているた
め、第２のラッチ回路Ｆ２の出力である信号線ＤＡ２に
は、アドレス信号Ａnは伝達されず、前のアドレス信号
Ａn-1が出力保持されている。
【０００９】次に、内部クロック信号ＣＬＫ１がロウレ
ベルからハイレベルに変化すると、第１のラッチ回路Ｆ
１はラッチ動作に変わり、外部入力端子ＩＡ１に入力さ
れる信号にかかわらず、信号線ＤＡ１上の信号はアドレ
ス信号Ａnに固定される。
【００１０】すなわち、外部入力端子ＩＡ１に信号ｘが
入力されても、信号線ＤＡ１上の信号は第１のラッチ回
路Ｆ１に保持されるアドレス信号Ａnのままである。
【００１１】そして、内部クロック信号ＣＬＫ１がハイ
レベルの時、その反転信号を制御入力端子Ｃに入力する
第２のラッチ回路Ｆ２はスルー状態に変わり、信号線Ｄ
Ａ２にアドレス信号Ａnを伝達する。
【００１２】内部クロック信号ＣＬＫ１の外部クロック
信号ＣＬＫからの遅延時間は、入力バッファ回路ＩＢの
出力に接続される信号線ＤＡ０上の信号の外部入力端子
ＩＡ１に入力される信号からの遅延時間とほぼ同じに設
計されているため、結局、外部クロック信号ＣＬＫがロ
ウレベルからハイレベルに変わる時だけ外部入力端子Ｉ
Ａ１に入力されているアドレス信号Ａnが内部のＲＡＭ
回路ブロックＲＢに伝達されるというレジスタ動作を行
う。
【００１３】出力部のレジスタ動作も、第３及び第４の
ラッチ回路Ｆ３、Ｆ４により、内部クロック信号ＣＬＫ
２に対して、上記した入力部と同様にして行われる。
【００１４】次に、全体の動作について説明する。
【００１５】図３及び図５を参照して、外部クロック信
号ＣＬＫが時刻ｔ１にロウレベルからハイレベルに立ち
上がると、入力アドレス信号ＡnがＲＡＭ回路ブロック
ＲＢに伝達され、このアドレス信号Ａnによって定まる
番地Ａnの記憶データＤ（Ａn）が時刻ｔ２にデータバス
ＤＢ上に出力される。
【００１６】次いで、内部クロック信号ＣＬＫ２の時刻
ｔ３におけるロウレベルからハイレベルへの立ち上がり
によってデータバスＤＢ上のデータＤ（Ａn）が第４の
ラッチ回路Ｆ４と出力バッファＯＢを通過して時刻ｔ４
において出力端子Ｏｕｔ上に出力される。
【００１７】ここで、タイミング関係について以下に説
明する。
【００１８】まず、ここで用いるいくつかの記号を説明
する。サイクルタイムをｔｃｙｃ、クロックアクセスタ
イムをｔｃａとする。この時、サイクルタイムｔｃｙ
ｃ、クロックアクセスタイムｔｃａは、図５に示すよう
に、それぞれ次式(1)、(2)で定義される。
【００１９】ｔｃｙｃ＝ｔ１’−ｔ１ …(1)
【００２０】ｔｃａ＝ｔ４−ｔ１’ …(2)
【００２１】また、 ｔ１２＝ｔ２−ｔ１ …(3) ｔ２３＝ｔ３−ｔ２ …(4) ｔ３４＝ｔ４−ｔ３ …(5) と定義する。
【００２２】このとき、図５を参照して、次式が成立す
る。
【００２３】 ｔｃｙｃ＋ｔｃａ＝ｔ１２＋ｔ２３＋ｔ３４ …(6)
【００２４】上式(6)の右辺の各項の解釈は大体次のよ
うである。
【００２５】ｔ１２はＲＡＭ回路ブロックＲＢのアドレ
スアクセスタイムであり、ｔ２３は第３のラッチ回路Ｆ
３がデータをラッチするためのセットアップタイムを確
保するためのタイミング余裕であり、ｔ３４は第４のラ
ッチ回路Ｆ４と出力バッファＯＢでの遅延時間である。
【００２６】タイミング余裕ｔ２３はラッチ回路の最小
セットアップタイムより大きくなるように設計しなけれ
ばならず、実際は余裕を取ってかなり大きめに設定され
る。このタイミング余裕ｔ２３の値はディレイＤによる
遅延時間ｔｄによって設定される。
【００２７】例えば、それぞれの値は次のように設定す
る。ｔｃｙｃ＝７ｎｓ、ｔｃａ＝３ｎｓ、ｔ１２＝６ｎ
ｓ、ｔ２３＝２ｎｓ、ｔ３４＝２ｎｓ、ｔｄ＝１ｎｓ。
【００２８】この場合、タイミング余裕ｔ２３は、和１
０ｎｓ（＝ｔ１２＋ｔ２３＋ｔ３４）の２０％を占め
る。
【００２９】
【発明が解決しようとする課題】このようなレジスタ型
の同期式半導体メモリでは、サイクルタイムｔｃｙｃと
クロックアクセスタイムｔｃａの和は小さい方が望まし
い。
【００３０】ところで、従来の同期式半導体メモリで
は、前述した通り、サイクルタイムとクロックアクセス
タイムの和（＝ｔｃｙｃ＋ｔｃａ）は、出力部の第３の
ラッチ回路Ｆ３のセットアップタイムを確保するための
タイミング余裕を含むが、これはいわばデータの待ち時
間であり、データの伝達という観点から見ると余分な時
間を含んでいるという問題を有している。
【００３１】従って、本発明は、上記従来技術の問題点
に鑑みてなされたものであって、同期式半導体メモリに
おいて、サイクルタイムとクロックアクセスタイムの和
を短くすると共に、出力部を１個のラッチ回路でレジス
タ動作させることにより回路点数及び回路規模を削減し
チップ面積の縮小を実現する半導体メモリを提供するこ
とを目的とする。
【００３２】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、入力及び出力インターフェース回路がク
ロックにより同期的に動作する同期的半導体メモリにお
いて、マスタスレーブ構成をとる第１及び第２のラッチ
回路を含む入力部と、クロックに同期したパルス信号を
発生出力するパルス発生手段と、を備え、出力部が、前
記パルス発生手段から出力されるパルス信号によって作
動する第３のラッチ回路を含むことを特徴とする同期式
半導体メモリを提供する。
【００３３】本発明においては、好ましくは、前記パル
ス発生手段が、パルス信号がアクティブ状態にある期間
において、前記第３のラッチ回路の入力端に接続される
メモリブロックからのデータバス上に新たなデータが現
れるように、外部クロック信号の遷移時点から所定の遅
延時間だけ遅延し且つ所定のパルス幅のパルスを発生す
ることを特徴とする。
【００３４】本発明によれば、上記従来例で問題とされ
た余分な時間（第３のラッチ回路のタイミング余裕）を
除くことに成功しており、サイクルタイムとクロックア
クセスタイムの和が小さくなる。
【００３５】また、同期式半導体メモリの集積回路とし
てのコストという点から見ると、回路数が少ない方がチ
ップ面積を小さくでき有利である。しかるに、従来この
種の同期式半導体メモリは、出力部のレジスタ動作のた
めに２個のラッチ回路を必要とし、チップ面積の増大を
招くという欠点を有している。
【００３６】そして、本発明では出力部のレジスタ動作
を１個のラッチ回路で実現している。また、多ビット構
成のメモリ製品では、上記従来例のような、出力部にラ
ッチ回路を２個設ける構成とした場合、消費電力が大き
くなるという問題点をを有するが、本発明は消費電流の
増大を抑止している。
【００３７】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。図１は、本発明の一実施形態の構
成を示す図である。本実施形態に係る半導体メモリは、
入出力が共にレジスタ型の同期式半導体メモリとされて
いる。なお、図１において、前記従来の同期式半導体メ
モリの説明で参照した図３と同一又は同等の機能を有す
る要素には同一の参照符合が付されている。
【００３８】図１を参照して、入力部にマスタスレーブ
構成を採る第１、及び第２のラッチ回路Ｆ１、Ｆ２を有
し、出力部には第３のラッチ回路Ｆ３を有し、入力側の
第１及び第２のラッチ回路Ｆ１、Ｆ２の制御入力端子Ｃ
にはそれぞれ内部クロック信号ＣＬＫ１とインバータＩ
ＮＶ１による内部クロック信号ＣＬＫ１の反転信号が入
力され、出力側の第３のラッチ回路Ｆ３の制御入力端子
Ｃには内部クロック信号ＣＬＫ１を入力しクロックに同
期したパルス信号ＣＬＫＰを発生出力するパルス発生器
ＰＧの出力端に接続されている。
【００３９】そして、第２のラッチ回路Ｆ２の出力端子
ＱはＲＡＭの回路ブロックＲＢの入力端に接続し、第３
のラッチ回路Ｆ３の入力端子ＤはＲＡＭの回路ブロック
ＲＢの出力端に接続し、第３のラッチ回路Ｆ３の出力端
子Ｑは出力バッファＯＢの入力端に接続している。
【００４０】本実施形態に係る同期式半導体メモリの動
作について、図２のタイミング波形図を参照して以下に
説明する。なお、本実施形態に係る同期式半導体メモリ
における入力部のレジスタ動作は前記従来例で説明した
ものと同じであるため、説明を省略する。
【００４１】出力部のレジスタ動作は次のようにして行
われる。
【００４２】まず、データバスＤＢ上までのデータ読み
出しのアドレスアクセス動作は前記従来例と同じであ
る。
【００４３】パルス発生回路ＰＧは外部クロック信号Ｃ
ＬＫから遅延時間ｔｄだけ遅延しパルス幅ｔｐのパルス
を発生する。ここでは、ハイレベルからロウレベルに変
わるパルス（パルス幅はロウレベル期間）を発生する。
【００４４】そして、遅延時間ｔｄとパルス幅ｔｐを適
当な値に設定することによって、このパルス発生中、す
なわちパルス信号ＣＬＫＰがロウレベルである間にデー
タバスＤＢ上に新しいデータＤ（Ａn）が現れるように
することができる。
【００４５】すると、制御入力端子Ｃにパルス信号ＣＬ
ＫＰを入力する出力部のラッチ回路Ｆ３は、パルス発生
中（パルス信号ＣＬＫＰがロウレベル期間中）は、スル
ー状態とされる（入力データをそのまま通過する）の
で、データＤ（Ａn）は待ち時間なしに出力バッファＯ
Ｂに伝達され外部出力端子Ｏｕｔに出力される。
【００４６】パルス幅ｔｐを適当な長さ（例えばサイク
ルタイムｔｃｙｃより短い長さ）にしておけば、パルス
発生中に、データバスＤＢ上のデータが次のデータに切
り替わってしまうことはないので、出力部はレジスタ動
作を行うことになる。
【００４７】これは、パルス信号ＣＬＫＰがハイレベル
になると、出力部のラッチ回路Ｆ３はラッチ状態にな
り、１サイクル後の次のパルス信号ＣＬＫＰがロウレベ
ルとなるまでデータがラッチされるからである。
【００４８】すなわち、外部クロック信号クロックＣＬ
Ｋの立ち上がりに対応して、１サイクル前のクロックの
立ち上がり時に取り込まれたアドレス番地のデータが出
力され、次のクロックの立ち上がりまで出力データを保
持するという動作をすることになり、これはレジスタ動
作に他ならない。
【００４９】すなわち、本実施形態においては、出力部
のラッチ回路１個でレジスタ動作を実現している。な
お、本実施形態におけるｔ１２（＝ｔ２−ｔ１）は、前
記従来例の上式(3)のｔ１２に相当し、ｔ２４（＝ｔ４
−ｔ２）は前記従来例の上式(5)のｔ３４に相当する。
【００５０】本実施形態では、サイクルタイムｔｃｙｃ
とクロックアクセスタイムｔｃａの和は次式(7)で与え
られる。
【００５１】 ｔｃｙｃ＋ｔｃａ＝ｔ１２＋ｔ２４ …(7)
【００５２】上式(7)を前記従来例の上式(6)と比較する
と、上式(7)においては、ちょうど出力部のラッチ回路
Ｆ３のセットアップタイムを確保するためのタイミング
余裕ｔ２３が存在しない形であり、その分高速化された
ことになる。
【００５３】実際、ｔ１２＝６ｎｓ、ｔ２４＝２ｎｓに
なるので、ｔｄ＝５ｎｓ、ｔｐ＝２ｎｓとして、ｔｃｙ
ｃ＝６ｎｓ、ｔｃａ＝２ｎｓとなり、前記従来例より１
ｎｓずつ、和で２ｎｓほど短くすることができる。
【００５４】また、前記従来例と比較して、出力部のラ
ッチ回路が１つ減るので、消費電力を小さくできるとい
う効果を有する。これは特にラッチ回路がＥＣＬ（Emit
terCoupled Logic）で構成されている多ビット出力の時
に顕著で、例えばラッチ回路１つで例えば１ｍＡ消費す
るので、８ビット出力の場合、８ｍＡほどの削減ができ
る。
【００５５】以上、本発明を上記実施形態に即して説明
したが、本発明は上記実施形態にのみ限定されるもので
なく、本発明の原理に従う各種形態及び変形を含むこと
は勿論である。
【００５６】
【発明の効果】以上説明したように、本発明の同期式半
導体メモリによれば、出力部のレジスタ回路をラッチ回
路１個と、このラッチ回路を制御するクロックに同期し
たパルスを発生するパルス発生器を備えた構成としたこ
とにより、前記従来の同期式半導体メモリでは必要であ
った、出力部のラッチ回路のセットアップタイムを確保
するためのタイミング余裕を削ることができ、その結果
サイクルタイムとクロックアクセスタイムの和が従来よ
り短くなるという効果を有する。
【００５７】また、出力部のラッチ回路が１個と従来の
同期式半導体メモリより１つ少なく、チップ面積を小さ
くできるという効果を有する。
【００５８】本発明によれば、サイクルタイムｔｃｙｃ
とクロックアクセスタイムｔｃａの和は、上述したよう
に、例えば従来８ｎｓであったものが２ｎｓ短くなって
６ｎｓにできるという効果を有する。これは２５％の短
縮である。
【００５９】さらに、本発明によれば、出力部における
ラッチ回路が１つ減るので、消費電力を小さくできると
いう効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の一実施形態の動作を説明するための図
である。
【図３】従来の同期式半導体メモリの構成を示す図であ
る。
【図４】従来の同期式半導体メモリの入力部の動作を示
すタイミング波形を示す図である。
【図５】従来の同期式半導体メモリの信号動作を模式的
に示したタイミング波形を示す図である。
【符号の説明】
ＣＬＫ 外部クロック信号 ＣＬＫ１，ＣＬＫ２ 内部クロック信号 ＩＡ１ 外部入力信号（外部入力端子ＩＡ１に入力され
る信号） ＤＡ０，ＤＡ１，ＤＡ２ 信号線 ＤＢ データバス ＯＢ 出力バッファ回路 ＩＢ 入力バッファ回路 ＰＧ パルス発生回路 ＣＬＫＰ パルス信号 Ｆ１〜Ｆ４ ラッチ回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】入力及び出力インターフェース回路がクロ
    ックにより同期的に動作する同期的半導体メモリにおい
    て、 マスタスレーブ構成をとる第１及び第２のラッチ回路を
    含む入力部と、 クロックに同期したパルス信号を発生出力するパルス発
    生手段と、を備え、 出力部が、前記パルス発生手段から出力されるパルス信
    号によって作動する第３のラッチ回路を含むことを特徴
    とする同期式半導体メモリ。
  2. 【請求項２】前記パルス発生手段が、パルス信号がアク
    ティブ状態にある期間において、前記第３のラッチ回路
    の入力端に接続されるメモリブロックからのデータバス
    上に新たなデータが現れるように、外部クロック信号の
    遷移時点から所定の遅延時間だけ遅延し且つ所定のパル
    ス幅のパルスを発生することを特徴とする請求項１記載
    の同期式半導体メモリ。
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