KR970023373A - 동기식 반도체 메모리 - Google Patents

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KR970023373A
KR970023373A KR1019960047845A KR19960047845A KR970023373A KR 970023373 A KR970023373 A KR 970023373A KR 1019960047845 A KR1019960047845 A KR 1019960047845A KR 19960047845 A KR19960047845 A KR 19960047845A KR 970023373 A KR970023373 A KR 970023373A
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스가와라 미치노리
가와구치 마나부
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가네꼬 히사시
닛폰 덴키 가부시키가이샤
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Abstract

특정 데이터를 메모리하는 메모리 섹션(MS)을 갖는 동기반도체 메모리에서 단일 출력 래치 회로(32)는 메모리 섹션의 출력측에 접속되며 특정 데이터가 출력 래치 회로를 통과하는지의 여부를 펄스 신호를 이용하므로써 제어한다. 펄스 신호는 펄스 발생기(31)에서 발생되어 장치(21 및 22)를 생기게 하는 내부 클럭 신호에서 발생되는 내부 클럭 신호와 동기한다. 펄스 신호는 메모리 섹션이 특정 데이터를 출력할 때 내부 클럭 신호와 무관하고 타이밍에 종속하여 결정되는 펄스 폭을 갖는다.

Description

동기식 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 실시예에 따른 동기식 반도체 메모리를 도시하는 블록도,
제5도는 제4도에 도시된 동기식 반도체 메모리의 동작을 설명하기 위한 타이밍 차트.

Claims (6)

  1. 특정의 더이터를 기억하는 메모리 센션, 상기 메모리 섹션에 상기 특정의 데이터를 입력시키는 입력 센션, 상기 메모리 섹션으로부터 상기 특정의 데이터를 출력시키는 출력 센서, 및 외부 클럭신호에 응답해서 상기 입력 섹션과 상기 출력 섹션 각각의 동작을 동기적으로 제어하는 제어수단을 구비하는 동기식 반도체 메모리에 있어서, 상기 제어수단은 상기 외부 클럭신호에 응답해서 상기 외부 클럭신호로부터 지연된 내부 클럭신호를 생성하는 내부 클럭신호 생성수단; 상기 내부 클럭신호 생성수단에 접속되어 있으며 상기 내부 클럭신호에 응답해서 상기 입력 섹션의 동작을 제어하는데 사용되는 입력 섹션 제어신호를 생성하는 제어신호 생성수단; 및 상기 내부 클럭신호 생성수단에 접속되어 있으며 상기 내부 클럭신호에 응답해서 상기 내부 클럭신호에 동기하는 펄스신호를 생성하며, 이 펄스신호는 상기 내부 클럭신호와는 독립적이고 상기 메모리 섹션이 상기 특정의 데이터를 출력할 때의 시간에 따라 결정되는 펄스폭을 갖는, 펄스신호 생성수단을 포함하며, 상기 출력 섹션은 상기 특정의 데이타가 단일 출력 래치회로를 통해 통과되는 안되는 간에 상기 펄스신호의 사용을 제어하기 위해 상기 메모리 섹션과 상기 펄스신호 생성수단에 접속된 상기 단일 출력 래치회로를 포함하는 것을 특징으로 하는 동기식 반도체 메모리.
  2. 제1항에 있어서, 상기 펄스신호는 간헐적 펄스를 포함하며 이 간헐적 펄스 각각은 상기 외부 클럭신호의 천이 시간으로부터 특별한 시간 간격만큼 지연되는 것을 특징으로 하는 동기식 반도체 메모리.
  3. 제2항에 있어서, 상기 펄스폭과 상기 특정의 시간 간격은 상기 메모리 섹션이 상기 펄스를 중 하나가 출현하는 동안 상기 특정의 데이터를 새로이 출력하도록 결정되는 것을 특징으로 하는 동기식 반도체 메모리.
  4. 제1항에 있어서, 상기 특정의 데이터는 상기 단일 출력 래치 회로를 통해 로칼 출력 데이터로서 통과되며, 상기 출력 섹션은 상기 출력 래치 회로에 접속되어 상기 로칼 출력 데이터를 버퍼된 출력 데이터로 처리하는 출력 버퍼 회로; 및 상기 출력 버퍼에 접속되어 상기 버퍼된 출력 데이터를 출력하는 데이터 출력 단자를 포함하는 것을 특징으로 하는 동기식 반도체 메모리.
  5. 제1항에 있어서, 상기 입력 센션은 원래의 데이터를 구비하는 데이터 입력 단자; 상기 데이터 입력 단자에 접속되어 있으며, 상기 내부 클럭신호에 동기하도록 상기 원래의 데이터로부터 지연되는 버퍼된 입력 데이터로 상기 원래의 데이터를 처리하는 입력 버퍼 회로; 상기 입력 버퍼회로에 접속되어 있으며, 상기 버퍼된 입력 데이터가 상기 제1입력 래치 회로를 통해 로칼 입력 데이터로서 통과되는 안되든 간에 상기 입력 섹션 제어신호에 따라 제1입력 제어신호의 사용에 의해 제어되는 제1입력 래치회로; 및 상기 제1입력 래치회로에 접속되어 있으며, 상기 로칼 입력 데이터가 상기 제2입력 래치 회로를 통해 상기 특정의 데이터로서 통과되는 안되든간에 상기 입력 센션 제어신호에 따라 제2입력 제어신호의 사용에 의해 제어되는 제2입력 래치회로를 포함하며, 상기 제어신호 생성수단은 상기 내부 클럭신호 생성수단과 상기 제1입력 래치회로에 접속되어 있으며 상기 제1이벽 제어신호에 따라 상기 내부 클럭신호를 상기 제1입력 래치회로에 공급하는 공급수단; 및 상기 내부 클럭신호 생성수단과 상기 제2입력 래치회로에 접속되어 있으며 상기 제2입력 제어신호를 생성하도록 상기 내부 클럭신호의 극성을 반전시키는 반전수단을 포함하는 것을 특징으로 하는 동기식 반도체 메모리.
  6. 제1항에 있어서, 상기 내부 클럭신호 생성수단은 상기 외부 클럭신호를 공급받는 클럭신호 입력 단자; 및 상기 클럭신호 입력단자에 접속되어 있으며 상기 외부 클럭신호를 상기 외부 클럭신호로부터 지연되는 상기 내부 클럭신호로 처리하는 클럭 버퍼회로를 포함하는 것을 특징으로 하는 동기식 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960047845A 1995-10-20 1996-10-21 동기식 반도체 메모리 KR100230120B1 (ko)

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