KR970051226A - 버스트 모드를 지원하는 내부 컬럼 어드레스 발생 회로 - Google Patents

버스트 모드를 지원하는 내부 컬럼 어드레스 발생 회로 Download PDF

Info

Publication number
KR970051226A
KR970051226A KR1019950054746A KR19950054746A KR970051226A KR 970051226 A KR970051226 A KR 970051226A KR 1019950054746 A KR1019950054746 A KR 1019950054746A KR 19950054746 A KR19950054746 A KR 19950054746A KR 970051226 A KR970051226 A KR 970051226A
Authority
KR
South Korea
Prior art keywords
column address
internal
input
address
external
Prior art date
Application number
KR1019950054746A
Other languages
English (en)
Other versions
KR0164805B1 (ko
Inventor
박철우
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950054746A priority Critical patent/KR0164805B1/ko
Priority to US08/769,434 priority patent/US5822270A/en
Priority to TW085115723A priority patent/TW371344B/zh
Priority to JP34312396A priority patent/JP3783890B2/ja
Publication of KR970051226A publication Critical patent/KR970051226A/ko
Application granted granted Critical
Publication of KR0164805B1 publication Critical patent/KR0164805B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

외부의 어드레스의 입력에 응답하여 메모리셀의 억세스가 이루어지며, 외부 클럭에 동기되어 상기 외부의 어드레스로부터 증가되는 내부 어드레스를 연속적으로 발생시켜 해당 메모리셀로부터 데이타의 억세스 동작이 이루어지는 동기식 반도체 메모리 장치의 내부 컬럼 어드레스 발생 회로에 관한 것이다. 본 발명에 따른 내부 클럭 발생회로는 초기 외부로부터 입력되는 외부 어드레스를 외부 클럭에 동기하여 내부 컬럼 어드레스로 출력함과 동시에 내부 입력노드로 입력되는 카운팅 비트출력신호를 상기 외부 클럭에 동기하여 내부 컬럼 어드레스로 출력하는 컬럼 어드레스 버퍼와, 상기 컬럼 어드레스 버퍼의 출력노드에 접속되어 그로부터 출력되는 내부 컬럼 어드레스를 입력하며 캐리 발생 상태에 응답하여 상기 입력된 컬럼 어드레스와 동상 혹은 반대 위상을 가지는 비트출력신호를 발생하는 비동기 카운팅수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 내부 컬럼 어드레스 발생 회로를 포함하여 구성된다.

Description

버스트 모드를 지원하는 내부 컬럼 어드레스 발생 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 본 발명에 따른 내부 컬럼 어드레스 발생 회로의 블럭도.
제10도는 본 발명에 따라 구성된 컬럼 어드레스 버퍼의 상세 구성도로서, 이는 제8도에 도시된 컬럼 어드레스 버퍼의 일실시 예시도.
제11도는 본 발명에 따라 구성된 동기 카운터의 구성도로서, 이는 제8도에 도시된 동기 카운터의 일실시 예시도를 나타낸다.

Claims (4)

  1. 외부의 어드레스의 입력에 응답하여 메모리셀의 억세스가 이루어지며, 외부 클럭에 동기되어 상기 외부의 어드레스로부터 증가되는 내부 어드레스를 연속적으로 발생시켜 해당 메모리셀로부터 데이타의 억세스 동작이 이루어지는 동기식 반도체 메모리 장치의 내부 컬럼 어드레스 발생 회로에 있어서, 초기 외부로부터 입력되는 외부 어드레스를 외부 클럭에 동기하여 내부 컬럼 어드레스로 출력함과 동시에 내부 입력노드로 입력되는 카운팅 비트출력신호를 상기 외부 클럭에 동기하여 내부 컬럼 어드레스로 출력하는 컬럼 어드레스 버퍼와, 상기 컬럼 어드레스 버퍼의 출력노드에 접속되어 그로부터 출력되는 내부 컬럼 어드레스를 입력하며 캐리 발생 상태에 응답하여 상기 입력된 컬럼 어드레스와 동상 혹은 반대 위상을 가지는 비트출력신호를 발생하는 비동기 카운팅수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 내부 컬럼 어드레스 발생 회로.
  2. 제1항에 있어서, 상기 컬럼 어드레스 버퍼는, 외부로부터 입력되는 어드레스의 레벨을 변환하고 셋 업 및 홀드시간을 제어하는 시간 만큼 지연하여 버퍼링 입력하는 버퍼수단과, 상기 버퍼수단을 통한 외부 어드레스와 내부입력노드로 입력되는 상기 비트출력신호중 하나의 신호를 외부 시스템 클럭에 동기하여 선택적으로 내부 컬럼 어드레스로 출력하는 어드레스 선택수단과, 상기 선택수단으로부터 출력하는 내부 컬럼 어드레스를 래치하여 출력하는 래치수단을 구성함을 특징으로 하는 반도체 메모리 장치의 내부 컬럼 어드레스 발생 회로.
  3. 제1항 또는 제2항에 있어서, 상기 비동기 카운팅수단은, 캐리신호를 발생하는 캐리신호 발생수단과, 상기 내부 컬럼 어드레스 신호를 입력하는 블럭들과, 상기 발생된 캐리를 검출하여 제1논리시에 응답하여 입력된 위상과 상반되는 비트출력신호를 상기 컬럼 어드레스 버퍼의 내부노드로 공급하는 제1출력수단과, 상기 발생된 캐리를 검출하여 제2논리시에 응답하여 입력된 위상과 동일한 위상을 가지는 비트출력신호를 상기 컬럼 어드레스 버퍼의 내부노드로 공급하는 제2출력수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 내부 컬럼 어드레스 발생 회로.
  4. 제3항에 있어서, 상기 캐리신호 발생수단은, 최초의 어드레스에 의한 싸이클을 "0"으로 하여 버스트가 진행된 후 부터 세어진 싸이클의 갯수로 캐리를 발생하여 인터리브 모드로 내부 컬럼 어드레스를 발생시키도록 동작함을 특징으로 하는 반도체 메모리 장치의 내부 컬럼 어드레스 발생 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950054746A 1995-12-22 1995-12-22 버스트 모드를 지원하는 내부 컬럼 어드레스 발생 회로 KR0164805B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019950054746A KR0164805B1 (ko) 1995-12-22 1995-12-22 버스트 모드를 지원하는 내부 컬럼 어드레스 발생 회로
US08/769,434 US5822270A (en) 1995-12-22 1996-12-19 Circuit for generating internal column address suitable for burst mode
TW085115723A TW371344B (en) 1995-12-22 1996-12-19 Circuit for generating internal column address suitable for burst mode
JP34312396A JP3783890B2 (ja) 1995-12-22 1996-12-24 半導体メモリ装置の内部カラムアドレス発生回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950054746A KR0164805B1 (ko) 1995-12-22 1995-12-22 버스트 모드를 지원하는 내부 컬럼 어드레스 발생 회로

Publications (2)

Publication Number Publication Date
KR970051226A true KR970051226A (ko) 1997-07-29
KR0164805B1 KR0164805B1 (ko) 1999-02-01

Family

ID=19443307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950054746A KR0164805B1 (ko) 1995-12-22 1995-12-22 버스트 모드를 지원하는 내부 컬럼 어드레스 발생 회로

Country Status (4)

Country Link
US (1) US5822270A (ko)
JP (1) JP3783890B2 (ko)
KR (1) KR0164805B1 (ko)
TW (1) TW371344B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100455368B1 (ko) * 1996-06-26 2004-12-17 삼성전자주식회사 버스트카운터및그캐리발생방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3305975B2 (ja) * 1997-03-06 2002-07-24 株式会社東芝 アドレスカウンタ回路及び半導体メモリ装置
US6466505B1 (en) * 2001-05-02 2002-10-15 Cypress Semiconductor Corp. Flexible input structure for an embedded memory
US20180137050A1 (en) * 2016-11-11 2018-05-17 Qualcomm Incorporated Low power memory sub-system using variable length column command

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03237680A (ja) * 1990-02-13 1991-10-23 Mitsubishi Electric Corp 半導体メモリ装置
KR100309800B1 (ko) * 1993-11-08 2001-12-15 윤종용 동기랜덤액세스메모리장치
US5539696A (en) * 1994-01-31 1996-07-23 Patel; Vipul C. Method and apparatus for writing data in a synchronous memory having column independent sections and a method and apparatus for performing write mask operations
US5513139A (en) * 1994-11-04 1996-04-30 General Instruments Corp. Random access memory with circuitry for concurrently and sequentially writing-in and reading-out data at different rates

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100455368B1 (ko) * 1996-06-26 2004-12-17 삼성전자주식회사 버스트카운터및그캐리발생방법

Also Published As

Publication number Publication date
JPH09293377A (ja) 1997-11-11
US5822270A (en) 1998-10-13
KR0164805B1 (ko) 1999-02-01
JP3783890B2 (ja) 2006-06-07
TW371344B (en) 1999-10-01

Similar Documents

Publication Publication Date Title
KR100268429B1 (ko) 동기형반도체메모리장치의데이터의입력회로및데이터입력방법
KR960012013A (ko) 동기형 반도체 기억 장치
KR100543934B1 (ko) 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치
KR100301056B1 (ko) 싱크로너스 데이터 샘플링 회로
KR960012012A (ko) 동기형 반도체 기억 장치
KR970029850A (ko) 반도체 메모리 디바이스
KR950034777A (ko) 반도체 기억장치
KR970023373A (ko) 동기식 반도체 메모리
KR960042733A (ko) 반도체 기억장치의 데이터 입력회로
KR970071799A (ko) 메모리제어회로
KR100224718B1 (ko) 동기식 메모리장치의 내부 클락 발생기
US6618457B1 (en) Apparatus and method for receiving external data signal to generate internal data signal
KR970051226A (ko) 버스트 모드를 지원하는 내부 컬럼 어드레스 발생 회로
KR970017654A (ko) 복수의 클럭 사이클에서 동일한 액세스 타이밍을 가진 반도체 기억 장치
KR100615081B1 (ko) 듀얼 데이터 레이트 반도체 메모리 장치 및 데이터 스트로브 신호 출력방법
KR100865561B1 (ko) 데이터 출력 제어 장치
KR100510458B1 (ko) 동기식 반도체 기억 장치를 위한 어드레스 래치장치 및 방법
KR100498415B1 (ko) 클럭발생회로및이를구비하는동기식반도체장치
JP2004258888A (ja) 半導体集積回路
KR20010045945A (ko) 반도체 메모리의 어드레스 천이 검출 회로
KR100612940B1 (ko) 데이터 출력 타이밍을 조절하는 메모리 장치
JPH01208791A (ja) 半導体記憶回路
KR20010025821A (ko) 반도체 메모리 장치의 컬럼 어드레스 버퍼와, 우수 및 기수 컬럼 어드레스 발생방법
KR0167293B1 (ko) 내부 제어신호 보상회로
KR100495908B1 (ko) 개선된 출력제어신호를 생성할 수 있는 반도체 집적회로및 개선된 출력제어신호발생방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110830

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee