KR970017654A - 복수의 클럭 사이클에서 동일한 액세스 타이밍을 가진 반도체 기억 장치 - Google Patents

복수의 클럭 사이클에서 동일한 액세스 타이밍을 가진 반도체 기억 장치 Download PDF

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Abstract

동기식 다이내믹 랜덤 액세스 메모리(SDRAM)에서 버스트 동작시 외부 주소로부터 내부 주소를 발생하기 위해, 외부 클럭 신호에 응답하여 외부 주소가 래치된다. 이 외부 클럭 신호에 동기되어 제1 및 제2제어 신호가 발생된다. 버스트 동작의 제1클럭 사이클 동안의 내부 주소가 제1전송로를 이용하여 상기 제1제어 신호에 응답하여 순차 모드에서 래치된 상기 외부 주소로부터 발생된다. 순차 모드에서 버스트 동작의 각각의 제2클럭 사이클 및 다음 클럭 사이클 동안의 내부 주소는 제2전송로를 이용하는 제2제어 신호에 응답하여 발생되며, 이에 따라 각각의 제2클럭 사이클과 다음 클럭 사이클 동안의 내부 주소는 외부 클럭 신호에 대해 제1클럭 사이클 동안의 내부 주소의 지연시간과 사실상 동일한 지연시간을 가지고 있다. 외부 클럭 신호에 동기된 내부 클럭 신호에 응답하여, 리드 또는 라이트 동작을 지시하기 위한 명령 신호를 기초로 제1제어 신호가 발생되고, 상기 내부 클럭 신호에 응답하여 버스트 동작시에 제2제어 신호가 발생된다.
[대표도] 제5도

Description

복수의 클럭 사이클에서 동일한 액세스 타이밍을 가진 반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 실시예에 따른 SDRAM의 열주소 버퍼 회로에서 주소 신호의 최하위 비트용 내부 주소 발생 회로의 구성을 나타낸 회로도.

Claims (14)

  1. 동기식 다이내믹 랜덤 액세스 메모리(SDRAM)에서 버스트 동작시에 외부 주소로부터 내부 주소를 발생하는 내부 주소 발생 방법에 있어서, 외부 클럭 신호에 응답하여 외부 주소를 래치시키는 단계; 상기 외부 클럭 신호에 동기된 제1 및 제2제어 신호를 발생하는 단계; 상기 제1제어 신호에 응답하여 순차 모드에서 상기 래치된 외부 주소로부터 버스트 동작의 제1클럭 사이클 동안에 내부 주소를 발생하는 단계; 및 상기 제2제어 신호에 응답하여 순차 모드에서 버스트 동작의 각각의 제1클럭 사이클과 다음 클럭 상기 클럭 동안에 내부 주소를 발생하는 단계로서, 상기 각각의 제2클럭 사이클과 다음 클럭 사이클 동안의 상기 내부 주소는 상기 외부 클럭 신호에 대해 제1클럭 사이클 동안의 내부 주소의 지연 시간과 사실상 동일한 지연 시간을 가지고 있는 단계를 포함하고 있는 것을 특징으로 하는 내부 주소 발생 방법.
  2. 제1항에 있어서, 제1 및 제2제어 신호를 발생하는 상기 단계는 상기 외부 클럭 신호에 동기된 내부 클럭 신호에 응답하여, 리드 또는 라이트 동작을 지시하는 명령 신호를 기초로 상기 제1 제어 신호를 발생하는 단게; 및 상기 내부 클럭 신호에 응답하여 상기 버스트 동작시에 상기 제2제어신호를 발생하는 단계를 포함하고 있는 것을 특징으로 하는 내부 주소 발생 방법.
  3. 제1항에 있어서, 상기 제1 및 제2제어 신호는 상기 외부 클럭 신호의 시작 에지로부터 사실상 동일한 지연 시간을 가지고 있는 것을 특징으로 하는 내부 주소 발생 방법.
  4. 제3항에 있어서, 내부 주소 출력 플립플롭이 내부 주소의 각각의 비트를 위해 제공되어 있고, 제1 및 제2전송 게이트 회로가 상기 내부 주소의 각각의 비트용의 제1 및 제2전송로상에 각각 제공되어 있으며, 계산 결과 플랍플롭 부가 다음 클럭 사이클 동안 상기 내부 주소 비트를 래치시키기 위해 상기 제2전송로 상에 제공되어 있고, 제1클럭 사이클 동안에 내부 주소를 발생하는 상기 단계는 상기 내부 주소 출력 플릅플롭에 상기 래치된 외부 주소를 전송하기 위해 상기 제1제어 신호에 응답하여 상기 제1전송 게이트 회로를 턴온시킴으로써 상기 제1 클럭 사이클 동안 내부 주소를 발생하는 단계를 포함하고 있고, 각각의 제2클럭 사이클과 다음 클럭 사이클 동안에 내부 주소를 발생하는 상기 단계는 상기 내부 주소 출력 플립플롭에 상기 계산 결과 플립플롭부에 래치된 계산 결과를 내부 주소로서 전송하기 위해 상기 제2제어 신호에 응답하여 상기 제2전송 게이트 회로를 턴온시킴으로써 각각의 제2클럭 사이클과 다음 클럭 사이클 동안에 내부 주소를 발생하는 단계를 포함하고 있는 것을 특징으로 하는 내부 주소 발생 방법.
  5. 제4항에 있어서, 각각의 제2클럭 사이클과 다음 클럭 사이클 동안에 내부 주소를 발생하는 상기 단계는 상기 계산 결과 플립플롭에 계산 결과를 래치시키기 위해 상기 제1제어 신호에 응답하여 순차 모드에서 상기 제1클럭 사이클에서 대응 내부 주소 비트의 다음 하위의 내부 주소 비트를 위한 카운터 인크리멘트 신호와 상기 래치된 외부 주소의 대응 비트로부터 제2클럭 사이클의 값을 계산하고, 그리고 상기 계산 결과 플립플롭에 상기 계산 결과를 래치시키기 위해 상기 순차 모드에서 현재의 클럭 사이클에서 상기 래치된 계산 결과와 카운터 인크리멘트 신호로부터 다음 클럭 사이클의 값을 계산하는 단계를 LSB 이외의 내부 주소 비트를 위해 포함하고 있는 것을 특징으로 하는 내부 주소 발생 방법.
  6. 제5항에 있어서, 각각의 제2클럭 사이클과 다음 클럭 사이클 동안에 내부 주소를 발생하는 상기 단계는 상기 계산 결과 플립플롭에 상기 계산 결과를 래치시키기 위해 상기 제1제어 신호에 응답하여 순차 모드에서 상기 제1클럭 사이클에서 상기 래치된 외부 주소의 대응 비트로부터 제2클럭 사이클의 값을 계산하고, 그리고 상기 계산 결과 플립플롭에 상기 계산 결과를 래치시키기 위해 상기 순차 모드에서 현재의 클럭 사이클에서 상기 래치된 계산 결과로부터 다음 클럭 사이클의 값을 계산하는 단계를 상기 내부 주소의 LSB를 위해 포함하고 있는 것을 특징으로 하는 내부 주소 발생 방법.
  7. 제5항에 있어서, 각각의 제2클럭 사이클과 다음 클럭 사이클 동안에 내부 주소를 발생하는 상기 단계는 상기 제2제어 신호에 응답하여 순차 모드에서 상기 각각의 제2클럭 사이클과 다음 클럭 사이클에서 대응하는 내부 주소 비트의 다음 상위의 내부 주소 비트용의 상기 계산 결과 플립플롭에 래치된 계산 결과를 기초로 카운터 임크리멘트 신호를 출력하는 단계를 MSB 이외의 내부 주소 비트를 위해 포함하고 있는 것을 특징으로 하는 내부 주소 발생 방법.
  8. 버스트 동작에서 메모리 셀 어레이를 액세스하는데 사용되는 내부 주소를 순차 모드에서 외부 주소로부터 발생하기 위해 외부 클럭 신호에 동기되어 동작하는 반도체 기억 장치에 있어서, 외부 클럭 신호에 응답하여 외부 주소를 래치시키는 래치 수단; 상기 외부 클럭 신호에 동기된 제1 및 제2제어 신호를 발생하는 제어 신호 발생 수단; 상기 제1제어 신호에 응답하여 순차 모드에서 상기 래치된 외부 주소로부터 버스트 동작의 제1클럭 사이클 동안에 내부 주소를 발생하고, 제2제어 신호에 응답하여 순차 모드에서 버스트 동작의 각각의 제2클럭 사이클과 다음 클럭 사이클 동안에 내부 주소를 발생하는 내부 주소 발생 수단으로서, 각각의 제2클럭 사이클과 다음 클럭 사이클 동안의 내부 주소는 상기 외부 클럭 신호에 대해 제1클럭 사이클 동안의 내부 주소의 지연 시간과 사실상 동일한 지연 시간을 가지고 있는 내부 주소 발생 수단을 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  9. 제8항에 있어서, 상기 제어 신호 발생 수단은 상기 외부 클럭 신호에 동기된 내부 클럭 신호에 응답하여, 리드 또는 라이트 동작을 지시하는 명령 신호를 기초로 상기 제1제어 신호를 발생하는 제1제어 신호 발생 수단; 및 내부 클럭 신호에 응답하여 버스트 동작에서 상기 제2제어 신호를 발생하는 제2제어 신호 발생 수단을 포함하고 있는 것을 특징으로 하는 반도체 기억 장치.
  10. 제8항에 있어서, 상기 제어 신호 발생 수단은 외부 클럭 신호의 시작 에지로부터 사실상 동일한 지연시간을 가지고 상기 제1 및 제2제어 신호를 발생하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서, 상기 내부 주소 발생 수단은 상기 내부 주소의 각 비트를 위해 제공되어 있는 내부 주소 출력 플립플롭, 내부 주소의 각각의 비트용 제1 및 제2전송로상에 각각 제공된 제1 및 제2전송 게이트 회로, 및 다음 클럭 사이클 동안에 내부 주소를 래치시키기 위해 각각의 상기 제2전송로 상에 제공된 계산결과 플립플롭부를 포함하고 있고, 상기 내부 주소 발생 수단은 상기 내부 주소 출력 플립플롭에 상기 래치된 외부 주소를 전송하기 위채 상기 제1제어 신호에 응답하여 상기 제1 전송 게이트 회로를 턴온시킴으로써 제1클럭 사이클 동안에 내부 주소를 발생하는 수단, 및 상기 계산 결과 플립플롭부에 래치된 계산 결과를 내부 주소로서 상기 내부 주소 출력 플립플롭에 전송하기 위해 상기 제2제어 신호에 응답하여 상긴 제2전송 게이트 회로를 턴온시킴으로써 각각의 제2클럭 사이클과 다음 클럭 사이클 동안 내부 주소를 발생하는 수단을 포함하고 있는 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서, 상기 내부 주소 발생 수단은 LSB 이외의 내부 주소의 비트를 위해 제공된 수단으로서, 상기 계산 결과 플립플롭에 상기 계산 결과를 저장하기 위해 제1제어 신호에 응답하여 순차 모드에서 상기 제1클럭 사이클에서 대응 내부 주소 비트의 다음 하위의 내부 주소 비트용 카운터 인크리멘트 신호와 상기 래치된 외부 주소의 대응 비트로부터 제2클럭 사이클의 값을 계산하고, 그리고 상기 계산 결과를 상기 계산 결과 플립플롭에 저장하기 위해 순차 모드에서 현재의 클럭 사이클에서 상기 저장된 계산 결과와 카운터 인크리멘트 신호로부터 다음 클럭 사이클의 값을 계산하는 수단을 포함하고 있는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서, 상기 내부 주소 발생 수단은 상기 내부 주소의 LSB를 위해 제공된 수단으로서, 상기 계산 결과 플립플롭에 상기 계산 결과를 저장하기 위해 제1제어 신호에 응답하여 순차 모드에서 상기 제1클럭 사이클에서 상기 래치된 외부 주소의 대응 비트로부터 제2클럭 사이클의 값을 계산하고, 그리고 상기 계산 결과 플립플롭에 계산 결과를 저장하기 위해 순차 모드에서 현재 클럭 사이클에서 상기 래치된 계산 결과로부터 다음 클럭 사이클의 값을 계산하는 수단을 포함하고 있는 것을 특징으로 하는 반도체 기억 장치.
  14. 제12항에 있어서, 상기 내부 주소 발생 수단은 MSB 이외의 내부 주소 비트를 위해 제공된 수단으로서, 상기 제2제어 신호에 응답하여 순차 모드에서 각각의 상기 제2클럭 사이클과 다음 클럭 사이클에서 대응하는 내부 주소 비트의 다음 상위의 내부 주소 비트용 상기 계산 결과 플립플롭에 래치된 상기 계산 결과를 기초로 카운터 인크리멘트 신호를 출력하는 수단을 포함하고 있는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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