KR950020130A - 메모리 어드레싱 방법 및 장치 - Google Patents

메모리 어드레싱 방법 및 장치 Download PDF

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Abstract

본 발명은 한쌍의 셀블럭을 구비한 메모리장치의 어드레싱방법에 있어서, 상기 한쌍의 셀블럭중 어느 하나의 셀블럭의 컬럼라인을 어드레싱을 하는 동안에 동시에 다른 하나의 셀블럭의 컬럼라인을 선충전하고, 이어서 상기 다른 하나의 셀블럭의 선충전된 컬럼라인을 어드레싱을 하는 동안에 동시에 상기 어느 하나의 셀블럭의 다음 컬럼라인을 선충전하는 방식으로 상기 한쌍의 셀블럭의 컬럼 어드레싱을 교호로 하는 것을 특징으로 한다.
따라서, 본 발명은 메모리장치의 복수의 셀블럭을 교호로 어드레싱함으로써 2배정도의 고속동작을 달성할 수 있다.

Description

메모리 어드레싱 방법 및 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 DRAM의 블록도.
제5도는 제4도의 로우 어드레스 발생수단의 상세회로도.
제8도는 제6도의 각부 파형도.

Claims (14)

  1. 복수의 블럭들을 구비하고 각 셀블럭을 교호로어드레싱하는 메모리장치의 어드레싱방법에 있어서, 로우 어드레스 스트로브 신호에 응답하여 n비트의 외부 로우 어드레스 신호의 값으로부터 로우클럭을 계수하여 계수치의 최하위 비트신호를 제외한 나머지 n-1 비트신호를 내부 로우 어드레스 신호로 발생하는 단계; 컬럼 어드레스 스트로브 신호에 응답하여 n비트의 외부 컬럼 어드레스 신호중 최하위 비트신호를 제외한 나머지 n-1 비트신호의 값으로부터 제1컬럼클럭을 계수하여 n-1비트의 제1내부 컬럼 어드레스 신호를 발생하는 단계; 상기 컬럼 어드레스 스트로브 신호에 응답하여 상기 n비트의 외부 컬럼 어드레스 신호중 최하위 비트신호를 제외한 n-1 비트신호의 값으로부터 제2컬럼클럭을 계수하여 n-1 비트의 제2내부 컬럼 어드레스 신호를 발생하고 상기 외부 컬럼 어드레스 신호의 최하위 비트신호의 상태에 따라 컬럼클럭을 상기 복수의 셀블럭들의 입출력신호를 선택하는 선택제어신호로 발생하는 단계; 상기 내부 로우 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭들의 로우 어드레스를 동시에 어드레싱하는 단계; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제1내부 컬럼 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 단계; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제2내부 컬럼 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 다른 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 단계; 및 상기 선택제어신호에 응답하여 상기 복수의 블럭들의 입출력신호를 선택하는 단계를 구비하는 것을 특징으로 하는 메모리 어드레싱 방법.
  2. 제1항에 있어서, 상기 제1컬럼클럭의 위상이 상기 제2컬럼클럭의 위상보다 반주기 빠른 것을 특징으로 하는 메모리 어드레싱방법.
  3. 제2항에 있어서, 상기 외부 컬럼 어드레스 신호의 최하위 비트신호가 로우일 때, 상기 제1컬럼클럭은 외부 컬럼클럭과 동상이고 상기 제2컬럼클럭은 상기 컬럼 어드레스 스트로브 신호의 액티브 직후의 상기 외부 컬럼클럭의 첫 번째 하이구간을 반주기 연장하고 이후에는 상기 외부컬럼클럭과 역상이며, 상기 외부 컬럼 어드레스 신호의 최하위 비트신호가 하이일 때, 상기 제2컬럼클럭은 외부 컬럼클럭과 동상이고 상기 제1컬럼클럭은 상기 컬럼 어드레스 스트로브 신호의 액티브 직후의 상기 외부 클럼클럭의 첫 번째 하이구간의 후반구간을 로우상태로 하여서 이후부터는 상기 외부컬럼클럭과 역상인 것을 특징으로 하는 메모리 어드레싱 방법.
  4. 랜덤포트와 직렬포트와 복수의 셀블럭들을 구비하고 각 셀블럭을 교호로 어드레싱하는 듀얼포트 메모리의 어드레싱방법에 있어서, 로우 어드레스 스트로브 신호에 응답하여 n비트의 외부 로우 어드레스 신호의 값으로부터 로우클럭을 계수하여 계수치의 최하위 비트신호를 제외한 나머지 n-1 비트신호를 내부 로우 어드레스 신호로 발생하는 단계; 컬럼 어드레스 스트로브 신호에 응답하여 n비트의 외부 컬럼 어드레스 신호중 최하위 비트신호를 제외한 나머지 n-1 비트신호의 값으로부터 제1컬럼클럭을 계수하여 n-1비트의 제1내부 컬럼 어드레스 신호를 발생하는 단계; 상기 컬럼 어드레스 스트로브 신호에 응답하여 상기 n비트의 외부 컬럼 어드레스 신호중 최하위 비트신호를 제외한 n-1 비트신호의 값으로부터 제2컬럼클럭을 계수하여 n-1 비트의 제2내부 컬럼 어드레스 신호를 발생하고 상기 외부 컬럼 어드레스 신호의 최하위 비트신호의 상태에 따라 컬럼클럭을 상기 복수의 셀블럭들의 입출력신호를 선택하는 선택제어신호로 발생하는 단계; 상기 내부 로우 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭들의 로우 어드레스를 동시에 어드레싱하는 단계; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제1내부 컬럼 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 단계; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제2내부 컬럼 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 다른 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 단계; 상기 선택제어신호에 응답하여 상기 복수의 셀블럭들의 입출력신호를 선택하는 단계; 상기 컬럼 어드레스 스트로브 신호에 응답하여 외부 컬럼 어드레스 신호의 최하위 비트신호의 상태에 따라 외부 시리얼클럭으로부터 서로 역상인 제1 및 제2내부 시리얼클럭들을 발생하는 단계; 상기 로우 어드레스 신호의 최하위 비트신호와 상기 제1내부 컬럼어드레스 신호를 입력하여 이 값으로부터 제1내부 시리얼클럭을 계수하여 제1시리얼 선택제어신호를 발생하는 단계; 상기 로우 어드레스 신호의 최하위 비트신호와 상기 제2내부 컬럼 어드레스 신호를 입력하여 이 값으로부터 제2 내부 시리얼클럭을 계수하여 제2시리얼 선택제어신호를 발생하는 단계; 상기 제1시리얼 선택제어신호에 응답하여 상기 하나의 셀블럭의 로우열데이타를 직병렬변환하는 단계; 상기 제2시리얼 선택제어신호에 응답하여 상기 다른 하나의 셀블럭의 로우열데이타를 직병렬변환하는 단계; 및 상기 직렬변환된 직렬데이타쌍을 상기 시리얼 입출력 선택제어신호에 응답하여 교호로 선택하는 시리얼 입출력 단계를 구비하는 것을 특징으로 하는 듀얼포트 메모리의 어드레싱방법.
  5. 한쌍의 셀블럭을 구비한 메모리장치의 어드레싱방법에 있어서, 상기 한쌍의 셀블럭중 어느 하나의 셀블럭의 컬럼라인을 어드레싱을 하는 동안에 동시에 다른 하나의 셀블럭의 컬럼라인을 선충전하고, 이어서 상기 다른 하나의 셀블럭의 선충전된 컬럼라인을 어드레싱을 하는 동안에 동시에 상기 어느 하나의 셀블럭의 다음 컬럼라인을 선충전하는 방식으로 상기 한쌍의 셀블럭의 컬럼 어드레싱을 교호로 하는 것을 특징으로 하는 메모리장치의 어드레싱방법.
  6. 복수의 셀블럭들을 구비하고 각 셀블럭을 교호로 어드레싱하는 메모리장치에 있어서, 로우 어드레스 스트로브 신호에 응답하여 n비트의 외부 어드레스 신호의 값으로부터 로우클럭을 계수하여 계수치의 최하위 비트신호를 제외한 나머지 n-1 비트신호를 내부 로우 어드레스 신호로 발생하는 내부 로우 어드레스신호 발생수단; 컬럼 어드레스 스트로브 신호에 응답하여 상기 n비트의 외부 어드레스 신호중 최하위 비트신호를 제외한 n-1 비트신호의 값으로부터 제1컬럼클럭을 계수하여 n-1 비트의 제1내부 컬럼 어드레스 신호를 발생하는 제1내부 컬럼 어드레스신호 발생수단; 상기 컬럼 어드레스 스트로브 신호에 응답하여 상기 n비트의 외부어드레스 신호중 최하위 비트신호를 제외한 n-1 비트신호의 값으로부터 제2컬럼클럭을 계수하여 n-1 비트의 제2내부 컬럼 어드레스 신호를 발생하고 상기 외부 어드레스 신호의 최하위 비트신호의 상태에 따라 컬럼클럭을 상기 복수의 셀블럭들의 입출력신호를 선택하는 선택제어신호로 발생하는 제2내부 컬럼 어드레스신호 발생수단; 상기 내부 로우 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭들의 로우 어드레스를 동시에 어드레싱하는 로우 디코더수단; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제1내부 컬럼어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 제1컬럼 디코더수단; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제2내부 컬럼어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 다른 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 제2컬럼 디코더수단; 상기 선택제어신호에 응답하여 상기 복수의 셀블럭들의 입출력신호를 선택하는 입출력 버퍼수단; 및 외부 로우 및 컬럼 어드레스 스트로브신호들, 외부 로우 및 컬럼클럭들 및 외부 제어신호를 입력하여 상기 로우 및 컬럼 어드레스신호들, 로우 및 컬럼클럭들 및 내부 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 하는 메모리장치.
  7. 제6항에 있어서, 상기 내부 로우 어드레스 신호 발생수단은 n비트의 어드레스신호를 로딩신호에 응답하여 입력하고 이 값을 초기값으로 하여 로우클럭을 계수하는 n비트 계수기와, 상기 로우 어드레스 스트로브 신호에 응답하여 상기 로우클럭에 동기된 상기 로딩신호를 발생하는 로딩신호발생신호를 포함하는 것을 특징으로 하는 메모리장치.
  8. 제6항에 있어서, 상기 제1내부 컬럼 어드레스 신호발생수단은 n비트의 외부 어드레스신호를 로딩신호에 응답하여 입력하고 이 값을 초기값으로 하여 제1컬럼클럭을 계수하는 n-1비트 계수기와, 상기 컬럼 어드레스 스트로브 신호에 응답하여 컬럼클럭에 동기된 로딩신호를 발생하는 로딩신호 발생수단과, 상기 외부 어드레스신호의 최하위 비트신호의 상태에 따라 상기 컬럼클럭으로부터 상기 제1컬럼클럭을 발생하는 제1컬럼클럭 발생수단을 포함하는 것을 특징으로 하는 메모리장치.
  9. 제8항에 있어서, 상기 제1컬럼클럭 발생수단은 상기 컬럼 어드레스 스트로브 신호의 선단에 응답하여 상기 외부 어드레스신호의 최하위 비트신호를 래치하여 클리어신호를 발생하는 제1플립플롭과 상기 컬럼 어드레스 스트로브 신호의 선단에 응답하여 '0'를 래치하고 상기 클리어신호와 프리세트신호에 응답하여 비동기식으로 클럭변조신호를 발생하는 제2플립플롭과. 상기 클럭변조신호를 상기 컬럼클럭에 동기시켜 상기 프리세트신호로발생하는 제3플립플롭과 상기 컬럼클럭과 클럭변조신호를 배타논리합하여 상기 제1컬럼클럭을 발생하는 배타놀리합회로를 포함하는 것을 특징으로 하는 메모리장치.
  10. 제6항에 있어서, 상기 제2내부 컬럼 어드레스 신호 발생수단은 상기 n비트의 외부 어드레스신호를 로딩신호에 응답하여 입력하고 이 값을 초기값으로 하여 제2컬럼클럭을 계수하는 n-1비트계수기와, 상기 컬럼 어드레스 스트로브 신호에 응답하여 입력하고 이 값을 초기값으로 하여 제2컬럼클럭을 계수하는 n-1비트 계수기와,상기 컬럼 어드레스 스트로브 신호에 응답하여 상기 컬럼컬럭에 동기된 상기 로딩신호를 발생하는 로딩신호 발생수단과, 상기 래치된 외부 어드레스신호의 최하위 비트신호와 로딩신호를 논리합하고 이 논리합신호를 상기 컬럼클럭에 동기하여 래치하고 이 래치된 신호를 상기 계수기의 인에이블신호로 발생하는 인에이블신호 발생수단과, 상기 외부 어드레스신호의 최하위 비트신호의 상태에 따라 컬럼클럭으로부터 제2컬럼클럭을 발생하는 제2컬럼클럭 발생수단과, 상기 래치된 외부 어드레스신호의 최하위 비트신호와 컬럼클럭을 배타논리합하여 선택제어신호를 발생하는 수단을 포함하는 것을 특징으로 하는 메모리장치.
  11. 제10항에 있어서, 상기 인에이블신호 발생수단은 상기 래치된 외부 어드레스신호의 최하위 비트신호와 상기 로딩신호를 논리합하는 논리합회로와 이 논리합신호를 상기 컬럼클럭에 동기하여 래치하고 이 래치된 신호를 상기 계수기의 인에이블신호로 발생하는 플립플롭을 포함하는 것을 특징으로 하는 메모리장치.
  12. 제10항에 있어서, 상기 제2컬럼클럭 발생수단은 상기 컬럼 어드레스 스트로브 신호의 선단에 응답하여 상기 외부 어드레스신호의 최하위 비트신호를 래치하고 이 래치된 신호의 부출력신호를 클리어 신호로 발생하는 제1플립플롭과, 상기 컬럼 어드레스 스트로브 신호의 선단에 응답하여 '0'를 래치하고 상기 클리어신호와 프리세트신호에 응답하여 비동기식으로 클럭변조신호를 발생하는 제3플립플롭과, 상기 클럭변조신호를 반전된 컬럼클럭에 동기시켜 상기 프리세트신호로 발생하는 제4플립플롭과 상기 컬럼클럭과 클럭변조신호를 배타논리합하여 제2컬럼클럭을 발생하는 배타논리합회로를 포함하는 것을 특징으로 하는 메모리장치.
  13. 제10항에 있어서, 상기 선택제어신호 발생수단은 상기 래치된 외부 어드레스신호의 최하위 비트신호와 컬럼클럭을 배타논리합하여 상기 선택제어신호를 발생하는 배타논리합회로를 포함하는 것을 특징으로 하는 메모리장치.
  14. 랜덤포트와 직렬포트와 복수의 셀블럭들을 구비하는 듀얼포트 메모리장치에 있어서, 로우 어드레스 스트로브 신호에 응답하여 n비트의 외부 어드레스 신호의 값으로부터 로우클럭을 계수하여 계수치의 최하위 비트신호를 제외한 나머지 n-1 비트신호를 내부어드레스 신호로 발생하는 내부 로우 어드레스신호 발생수단; 컬럼 어드레스 스트로브 신호에 응답하여 n비트의 외부 어드레스 신호중 최하위 비트신호를 제외한 나머지 n-1 비트신호의 값으로부터 제1 컬럼클럭을 계수하여 n-1비트의 제1 내부 컬럼 어드레스 신호를 발생하는 제1내부 컬럼 어드레스신호 발생수단; 상기 컬럼 어드레스 스트로브 신호에 응답하여 상기 n비트의 외부어드레스 신호중 최하위 비트신호를 제외한 n-1 비트신호의 값으로부터 제2컬럼클럭을 계수하여 n-1 비트의 제2내부 컬럼 어드레스 신호를 발생하고 상기 외부 컬럼 어드레스 신호의 최하위 비트신호의 상태에 따라 컬럼클럭을 상기 복수의 셀블럭들의 입출력신호를 선택하는 선택제어신호로 발생하는 제2내부 컬럼 어드레스신호 발생수단; 상기 내부 로우 어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭들의 로우 어드레스를 동시에 어드레싱하는 로우 디코더수단; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제1내부 컬럼어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 제1컬럼 디코더수단; 상기 로우클럭 계수치의 최하위 비트신호와 상기 제2내부 컬럼어드레스 신호를 입력하여 디코딩해서 상기 복수의 셀블럭중 다른 하나의 셀블럭의 컬럼 어드레스를 어드레싱하는 제2컬럼 디코더수단; 상기 선택제어신호에 응답하여 상기 복수의 셀블럭들의 입출력신호를 선택하는 입출력버퍼수단; 상기 컬럼 어드레스 스트로브 신호에 응답하여 외부 어드레스 신호의 최하위 비트신호의 상태에 따라 외부 시리얼클럭으로부터 서로 역상인 제1 및 제2내부 시리얼클럭들을 발생하는 시리얼 클럭발생수단; 상기 로우 어드레스 신호의 최하위 비트신호와 상기 제1내부 컬럼어드레스 신호를 입력하여 이 값으로부터 제1내부 시리얼클럭을 계수하여 제1시리얼 선택제어신호를 발생하는 제1시리얼 선택제어신호 발생수단; 상기 로우 어드레스 신호의 최하위 비트신호와 상기 제2내부 컬럼어드레스 신호를 입력하여 이 값으로부터 제2내부 시리얼클럭을 계수하여 제2시리얼 선택제어신호를 발생하는 제2시리얼 선택제어신호 발생수단; 상기 제1시리얼 선택제어신호에 응답하여 상기 하나의 셀블럭의 로우열데이타를 직병렬변환하는 제1직병렬 변환수단; 상기 제2시리얼 선택제어신호에 응답하여 상기 다른 하나의 셀블럭의 로우열데이타를 직병렬변환하는 제2직병렬 변환수단; 상기 직렬변환하는 제2직병렬 변환수단; 상기 직렬변환된 직렬데이타쌍을 상기 시리얼 입출력 선택제어신호에 응답하여 교호로 선택하는 시리얼 입출력 버퍼수단 및 외부 로우 및 컬럼 어드레스 스트로브신호들, 외부 로우 및 컬럼클럭들, 외부 시리얼클럭 및 외부 제어신호를 이력하여 상기 로우 및 컬럼 어드레스 신호들 로우 및 컬럼클럭들, 시리얼클럭 및 내부 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 하는 듀얼포트 메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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JP6309071A JPH07211064A (ja) 1993-12-24 1994-12-13 メモリアドレシング方法および装置
DE4445531A DE4445531A1 (de) 1993-12-24 1994-12-20 Speicheradressierverfahren und Vorrichtung hierfür
US08/361,229 US5493535A (en) 1993-12-24 1994-12-21 Memory addressing method and apparatus therefor
FR9415485A FR2714514A1 (fr) 1993-12-24 1994-12-22 Procédé d'adressage de mémoire et dispositif pour sa mise en Óoeuvre.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW293107B (ko) * 1994-10-28 1996-12-11 Matsushita Electric Ind Co Ltd
US5636173A (en) * 1995-06-07 1997-06-03 Micron Technology, Inc. Auto-precharge during bank selection
US5625603A (en) * 1995-06-07 1997-04-29 Sgs-Thomson Microelectronics, Inc. Integrated circuit with unequally-sized, paired memory coupled to odd number of input/output pads
US5598374A (en) * 1995-07-14 1997-01-28 Cirrus Logic, Inc. Pipeland address memories, and systems and methods using the same
US5729495A (en) * 1995-09-29 1998-03-17 Altera Corporation Dynamic nonvolatile memory cell
KR100214262B1 (ko) * 1995-10-25 1999-08-02 김영환 메모리 장치
US5636174A (en) * 1996-01-11 1997-06-03 Cirrus Logic, Inc. Fast cycle time-low latency dynamic random access memories and systems and methods using the same
KR100203137B1 (ko) * 1996-06-27 1999-06-15 김영환 블럭 라이트 제어 기능을 갖는 싱크로너스 그래픽 램
KR100203145B1 (ko) * 1996-06-29 1999-06-15 김영환 반도체 메모리 소자의 뱅크 분산 방법
JP2927344B2 (ja) * 1996-08-09 1999-07-28 日本電気株式会社 半導体記憶回路
KR100230412B1 (ko) * 1997-03-08 1999-11-15 윤종용 멀티 뱅크를 갖는 반도체 메모리장치
JPH10269765A (ja) * 1997-03-24 1998-10-09 Mitsubishi Electric Corp 半導体記憶装置
US5881016A (en) * 1997-06-13 1999-03-09 Cirrus Logic, Inc. Method and apparatus for optimizing power consumption and memory bandwidth in a video controller using SGRAM and SDRAM power reduction modes
US5856947A (en) * 1997-08-27 1999-01-05 S3 Incorporated Integrated DRAM with high speed interleaving
KR100252057B1 (ko) * 1997-12-30 2000-05-01 윤종용 단일 및 이중 데이터 율 겸용 반도체 메모리 장치
US6084819A (en) * 1999-07-06 2000-07-04 Virage Logic Corp. Multi-bank memory with word-line banking
JP3492268B2 (ja) * 2000-01-18 2004-02-03 日本電気株式会社 半導体記憶装置
US6477082B2 (en) * 2000-12-29 2002-11-05 Micron Technology, Inc. Burst access memory with zero wait states
CN1817011A (zh) * 2003-06-03 2006-08-09 思达伦特网络公司 用于重新格式化数据的系统和方法
US7290118B2 (en) * 2004-01-08 2007-10-30 Hewlett-Packard Development Company, L.P. Address control system for a memory storage device
US7042779B2 (en) * 2004-01-23 2006-05-09 Agere Systems Inc. Method and apparatus for reducing leakage current in a read only memory device using pre-charged sub-arrays
KR20050112973A (ko) * 2004-05-28 2005-12-01 삼성전자주식회사 다중 쓰레드 파이프라인 버스 시스템의 메모리 컨트롤러및 메모리 제어 방법
US7868898B2 (en) * 2005-08-23 2011-01-11 Seiko Epson Corporation Methods and apparatus for efficiently accessing reduced color-resolution image data
KR100834398B1 (ko) * 2007-01-10 2008-06-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
KR100892637B1 (ko) * 2007-04-13 2009-04-09 주식회사 하이닉스반도체 클럭 분배 회로 및 이를 이용한 인터페이스 장치
US8872686B2 (en) * 2013-03-14 2014-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Low glitch current digital-to-analog converter

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5647996A (en) * 1979-09-20 1981-04-30 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor memory device
JPS60108953A (ja) * 1983-11-15 1985-06-14 モトローラ・インコーポレーテツド メモリデータバスの多重化方法
JPH0787037B2 (ja) * 1984-03-02 1995-09-20 沖電気工業株式会社 半導体メモリ回路のデータ書込方法
JPS6116098A (ja) * 1984-06-30 1986-01-24 Toshiba Corp 半導体ダイナミツクメモリ装置
GB2165066B (en) * 1984-09-25 1988-08-24 Sony Corp Video data storage
JP2999869B2 (ja) * 1991-11-15 2000-01-17 沖電気工業株式会社 メモリアクセス方式

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