JPH04326138A - 高速メモリｉｃ - Google Patents
高速メモリｉｃInfo
- Publication number
- JPH04326138A JPH04326138A JP3121853A JP12185391A JPH04326138A JP H04326138 A JPH04326138 A JP H04326138A JP 3121853 A JP3121853 A JP 3121853A JP 12185391 A JP12185391 A JP 12185391A JP H04326138 A JPH04326138 A JP H04326138A
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- 230000015654 memory Effects 0.000 title claims abstract description 32
- 238000006243 chemical reaction Methods 0.000 claims abstract description 19
- 230000009977 dual effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、任意に書き込み，読み
出しを行うことができるメモリＩＣに関し、特に書き込
み，読み出しの処理を高速に行うことができるようにし
た高速メモリＩＣに関するものである。
出しを行うことができるメモリＩＣに関し、特に書き込
み，読み出しの処理を高速に行うことができるようにし
た高速メモリＩＣに関するものである。
【０００２】情報処理の分野等においては、データの処
理を実行するためにデータを蓄えることが必要となる。 このためメモリＩＣ等が開発され、既に広く用いられて
いる。
理を実行するためにデータを蓄えることが必要となる。 このためメモリＩＣ等が開発され、既に広く用いられて
いる。
【０００３】このようなメモリＩＣにおいては、データ
の書き込み，読み出しの時間に制約があるため、メモリ
の書き込み，読み出しを高速に行うことができるように
することが要望されている。
の書き込み，読み出しの時間に制約があるため、メモリ
の書き込み，読み出しを高速に行うことができるように
することが要望されている。
【０００４】
【従来の技術】従来のメモリＩＣ等においては、プロセ
ス上の問題によって、高速にデータを書き込んだり、読
み出したりすることには限界があった。そのため、高速
化を要求される場合には、そのための周辺回路を外部に
設けることが必要であった。
ス上の問題によって、高速にデータを書き込んだり、読
み出したりすることには限界があった。そのため、高速
化を要求される場合には、そのための周辺回路を外部に
設けることが必要であった。
【０００５】
【発明が解決しようとする課題】従って回路の小形化が
必要とされているにもかかわらず、従来のメモリＩＣに
おいては、その書き込み，読み出しを高速化しようとす
る場合には、外付け回路が必要になるという問題があっ
た。
必要とされているにもかかわらず、従来のメモリＩＣに
おいては、その書き込み，読み出しを高速化しようとす
る場合には、外付け回路が必要になるという問題があっ
た。
【０００６】本発明はこのような従来技術の課題を解決
しようとするものであって、従来、外付け回路として外
部に設けていた回路をＩＣの内部に組み入れることによ
って、高速にデータの読み書きを行うことが可能なメモ
リＩＣを実現しようとするものであって、そのために最
も好適な高速メモリＩＣの構成を提案することを目的と
している。
しようとするものであって、従来、外付け回路として外
部に設けていた回路をＩＣの内部に組み入れることによ
って、高速にデータの読み書きを行うことが可能なメモ
リＩＣを実現しようとするものであって、そのために最
も好適な高速メモリＩＣの構成を提案することを目的と
している。
【０００７】
【課題を解決するための手段】本発明は、メモリＩＣに
おいて、シリアルデータ入力をｎビットのパラレルデー
タに変換するシリアル・パラレル変換シフトレジスタ部
と、シリアル・パラレル変換シフトレジスタ部のパラレ
ルデータ出力をそれぞれｎビット期間保持するパラレル
データラッチ部と、パラレルデータラッチ部に保持され
たデータをｎビット並列に書き込みｎビット並列に読み
出す記憶部と、記憶部に書き込まれたデータをｎビット
期間ごとに並列に読み出して順次シフトすることによっ
て、シリアルデータ出力を発生するパラレル・シリアル
変換シフトレジスタ部とを備えたことを特徴とするもの
である。
おいて、シリアルデータ入力をｎビットのパラレルデー
タに変換するシリアル・パラレル変換シフトレジスタ部
と、シリアル・パラレル変換シフトレジスタ部のパラレ
ルデータ出力をそれぞれｎビット期間保持するパラレル
データラッチ部と、パラレルデータラッチ部に保持され
たデータをｎビット並列に書き込みｎビット並列に読み
出す記憶部と、記憶部に書き込まれたデータをｎビット
期間ごとに並列に読み出して順次シフトすることによっ
て、シリアルデータ出力を発生するパラレル・シリアル
変換シフトレジスタ部とを備えたことを特徴とするもの
である。
【０００８】
【作用】シリアル・パラレル変換シフトレジスタ部１に
おいては、シリアルデータ入力をｎビットのパラレルデ
ータに変換して出力する。パラレルデータラッチ部２に
おいては、シリアル・パラレル変換シフトレジスタ部１
からのｎビットのパラレルデータを、ｎビット期間保持
する。記憶部３は、パラレルデータラッチ部２に保持さ
れたデータを書き込みアドレスに応じてｎビット並列に
書き込み、読み出しアドレスに応じてｎビット並列に読
み出す。パラレル・シリアル変換シフトレジスタ部４は
、記憶部３に書き込まれたデータをｎビット期間ごとに
並列に読み出し、このデータを順次シフトすることによ
って、シリアルデータ出力を発生する。タイミングコン
トロール部５は、パラレルデータラッチ部２，パラレル
・シリアル変換シフトレジスタ部４および記憶部３，メ
モリ制御部６を動作させるために必要な各種タイミング
信号を発生する。メモリ制御部６は、記憶部３における
データの書き込み，読み出しに必要なアドレス信号を発
生する。
おいては、シリアルデータ入力をｎビットのパラレルデ
ータに変換して出力する。パラレルデータラッチ部２に
おいては、シリアル・パラレル変換シフトレジスタ部１
からのｎビットのパラレルデータを、ｎビット期間保持
する。記憶部３は、パラレルデータラッチ部２に保持さ
れたデータを書き込みアドレスに応じてｎビット並列に
書き込み、読み出しアドレスに応じてｎビット並列に読
み出す。パラレル・シリアル変換シフトレジスタ部４は
、記憶部３に書き込まれたデータをｎビット期間ごとに
並列に読み出し、このデータを順次シフトすることによ
って、シリアルデータ出力を発生する。タイミングコン
トロール部５は、パラレルデータラッチ部２，パラレル
・シリアル変換シフトレジスタ部４および記憶部３，メ
モリ制御部６を動作させるために必要な各種タイミング
信号を発生する。メモリ制御部６は、記憶部３における
データの書き込み，読み出しに必要なアドレス信号を発
生する。
【０００９】本発明の高速メモリＩＣでは、シリアルデ
ータをパラレルデータに変換してメモリに書き込み、こ
れからパラレルに読み出したデータをシリアルデータに
変換して出力するので、記憶部を構成するメモリによっ
て定まる動作速度のパラレル処理数倍の速度で、データ
の書き込み，読み出しを行うことができ、高速にデータ
の読み書きを行うことが可能なメモリＩＣを実現するこ
とができるようになる。
ータをパラレルデータに変換してメモリに書き込み、こ
れからパラレルに読み出したデータをシリアルデータに
変換して出力するので、記憶部を構成するメモリによっ
て定まる動作速度のパラレル処理数倍の速度で、データ
の書き込み，読み出しを行うことができ、高速にデータ
の読み書きを行うことが可能なメモリＩＣを実現するこ
とができるようになる。
【００１０】
【実施例】図２は、本発明の一実施例を示したものであ
って、１１０ 〜１１３ はシフトレジスタを構成する
フリップフロップ（ＦＦ）、１２０ 〜１２３，１３０
〜１３３，１４０ 〜１４３ は切り替え部を構成す
るＮＡＮＤゲート、１５０ 〜１５３ はデータをラッ
チするためのフリップフロップ（ＦＦ）、１６は記憶部
を構成するデュアルポートメモリ、１７１ 〜１７３，
１８１ 〜１８３，１９０ 〜１９３ は切り替え部を
構成するＮＡＮＤゲート、２００ 〜２０３ はシフト
レジスタを構成するフリップフロップ（ＦＦ）、２１は
各種タイミング信号を生成する２ビットカウンタ、２２
，２３は記憶部に対する書き込み，読み出しのアドレス
を発生する８ビットカウンタである。
って、１１０ 〜１１３ はシフトレジスタを構成する
フリップフロップ（ＦＦ）、１２０ 〜１２３，１３０
〜１３３，１４０ 〜１４３ は切り替え部を構成す
るＮＡＮＤゲート、１５０ 〜１５３ はデータをラッ
チするためのフリップフロップ（ＦＦ）、１６は記憶部
を構成するデュアルポートメモリ、１７１ 〜１７３，
１８１ 〜１８３，１９０ 〜１９３ は切り替え部を
構成するＮＡＮＤゲート、２００ 〜２０３ はシフト
レジスタを構成するフリップフロップ（ＦＦ）、２１は
各種タイミング信号を生成する２ビットカウンタ、２２
，２３は記憶部に対する書き込み，読み出しのアドレス
を発生する８ビットカウンタである。
【００１１】図３は、図２の実施例における書き込み時
の動作を示すタイムチャートである。以下、図２および
図３に基づいて本発明の高速メモリＩＣの書き込み時の
動作を説明する。
の動作を示すタイムチャートである。以下、図２および
図３に基づいて本発明の高速メモリＩＣの書き込み時の
動作を説明する。
【００１２】ＦＦ１１０ 〜１１３ は、シリアル・パ
ラレル変換シフトレジスタを形成し、シリアル信号から
なるデータ入力をクロックＣＫに応じてシフトすること
によって、出力Ｑ０ 〜Ｑ３ にパラレルデータに変換
された出力を生じる。シリアル・パラレル変換シフトレ
ジスタの出力Ｑ０ 〜Ｑ３ は、順次１ビットずつずれ
ている。
ラレル変換シフトレジスタを形成し、シリアル信号から
なるデータ入力をクロックＣＫに応じてシフトすること
によって、出力Ｑ０ 〜Ｑ３ にパラレルデータに変換
された出力を生じる。シリアル・パラレル変換シフトレ
ジスタの出力Ｑ０ 〜Ｑ３ は、順次１ビットずつずれ
ている。
【００１３】ＮＡＮＤゲート１２０ 〜１２３，１３０
〜１３３，１４０ 〜１４３ とＦＦ１５０〜１５３
はパラレルデータラッチ部を形成し、イネーブル（Ｅ
Ｎ）信号に応じて４ビットごとにシリアル・パラレル変
換シフトレジスタの出力Ｑ０ 〜Ｑ３ をＦＦ１５０
〜１５３ に取り込むとともに、続く３ビット期間取り
込んだデータを保持することによって、ＦＦ１５０ 〜
１５３ の出力Ｑ０ 〜Ｑ３ に４ビット長の並列デー
タを生じる。
〜１３３，１４０ 〜１４３ とＦＦ１５０〜１５３
はパラレルデータラッチ部を形成し、イネーブル（Ｅ
Ｎ）信号に応じて４ビットごとにシリアル・パラレル変
換シフトレジスタの出力Ｑ０ 〜Ｑ３ をＦＦ１５０
〜１５３ に取り込むとともに、続く３ビット期間取り
込んだデータを保持することによって、ＦＦ１５０ 〜
１５３ の出力Ｑ０ 〜Ｑ３ に４ビット長の並列デー
タを生じる。
【００１４】デュアルポートメモリ１６は記憶部を形成
し、ライトイネーブル（ＷＥ）信号の発生ごとに、シリ
アル・パラレル変換シフトレジスタの出力Ｑ０ 〜Ｑ３
における４ビットのデータを、書き込み（Ｗ）アドレ
スに応じて並列に書き込む。
し、ライトイネーブル（ＷＥ）信号の発生ごとに、シリ
アル・パラレル変換シフトレジスタの出力Ｑ０ 〜Ｑ３
における４ビットのデータを、書き込み（Ｗ）アドレ
スに応じて並列に書き込む。
【００１５】２ビットカウンタ２１は、タイミングコン
トロール部を形成し、クロックＣＫに対する２ビットの
カウントを行って、出力Ｑ１ にＷＥ信号を発生すると
ともに、キャリーアウトによってＥＮ信号を発生する。 また８ビットカウンタ２２は、８ビットカウンタ２３と
ともにメモリ制御部を形成している。８ビットカウンタ
２２は、２ビットカウンタ２１の出力Ｑ１ におけるラ
イトクロック（ＷＣＫ）信号に応じて、８ビットのカウ
ントを行って、２５６個からなる書き込み（Ｗ）アドレ
スＡＤ０〜ＡＤ２５５を発生する。８ビットカウンタ２
２は、書き込み要求（ＷＲＳＴ）信号を受けたとき、Ａ
Ｄ０からアドレスの発生を開始する。同様に、８ビット
カウンタ２３は、２ビットカウンタ２１の出力Ｑ１ に
おけるリードクロック（ＲＣＫ）信号に応じて、８ビッ
トのカウントを行って、２５６個からなる読み出し（Ｒ
）アドレスＡＤ０〜ＡＤ２５５を発生する。８ビットカ
ウンタ２３は、読み出し要求（ＲＲＳＴ）信号を受けた
とき、ＡＤ０からアドレスの発生を開始する。
トロール部を形成し、クロックＣＫに対する２ビットの
カウントを行って、出力Ｑ１ にＷＥ信号を発生すると
ともに、キャリーアウトによってＥＮ信号を発生する。 また８ビットカウンタ２２は、８ビットカウンタ２３と
ともにメモリ制御部を形成している。８ビットカウンタ
２２は、２ビットカウンタ２１の出力Ｑ１ におけるラ
イトクロック（ＷＣＫ）信号に応じて、８ビットのカウ
ントを行って、２５６個からなる書き込み（Ｗ）アドレ
スＡＤ０〜ＡＤ２５５を発生する。８ビットカウンタ２
２は、書き込み要求（ＷＲＳＴ）信号を受けたとき、Ａ
Ｄ０からアドレスの発生を開始する。同様に、８ビット
カウンタ２３は、２ビットカウンタ２１の出力Ｑ１ に
おけるリードクロック（ＲＣＫ）信号に応じて、８ビッ
トのカウントを行って、２５６個からなる読み出し（Ｒ
）アドレスＡＤ０〜ＡＤ２５５を発生する。８ビットカ
ウンタ２３は、読み出し要求（ＲＲＳＴ）信号を受けた
とき、ＡＤ０からアドレスの発生を開始する。
【００１６】図４は、図２の実施例における読み出し時
の動作を示すタイムチャートである。以下、図２および
図４に基づいて本発明の高速メモリＩＣの読み出し時の
動作を説明する。
の動作を示すタイムチャートである。以下、図２および
図４に基づいて本発明の高速メモリＩＣの読み出し時の
動作を説明する。
【００１７】ＮＡＮＤゲート１７１ 〜１７３，１８１
〜１８３，１９０ 〜１９３ とＦＦ２００〜２０３
はパラレル・シリアル変換シフトレジスタを形成し、
８ビットカウンタ２３から読み出しクロック（ＲＣＫ）
信号に応じて発生する読み出し（Ｒ）アドレスに従って
、デュアルポートメモリ１６の出力Ｑ０ 〜Ｑ３ から
４ビットずつ並列にデータを読み出して、ＦＦ２００
〜２０３ にラッチする。ＦＦ２００ 〜２０３ にラ
ッチされたデータは、クロックＣＫに応じて、順次ＦＦ
２００ 〜２０３ をシフトされて、最終段のＦＦ２０
３ からシリアル信号からなるデータ出力を発生する。
〜１８３，１９０ 〜１９３ とＦＦ２００〜２０３
はパラレル・シリアル変換シフトレジスタを形成し、
８ビットカウンタ２３から読み出しクロック（ＲＣＫ）
信号に応じて発生する読み出し（Ｒ）アドレスに従って
、デュアルポートメモリ１６の出力Ｑ０ 〜Ｑ３ から
４ビットずつ並列にデータを読み出して、ＦＦ２００
〜２０３ にラッチする。ＦＦ２００ 〜２０３ にラ
ッチされたデータは、クロックＣＫに応じて、順次ＦＦ
２００ 〜２０３ をシフトされて、最終段のＦＦ２０
３ からシリアル信号からなるデータ出力を発生する。
【００１８】
【発明の効果】以上説明したように本発明によれば、シ
リアルデータをパラレルデータに変換してメモリに書き
込み、これからパラレルに読み出したデータをシリアル
データに変換して出力するので、記憶部を構成するメモ
リによって定まる動作速度のパラレル処理数倍の速度で
、データの書き込み，読み出しを行うことができる。 従って通常のメモリと同様な使用方法で、高速にデータ
を処理することができ、情報処理および通信処理等の高
速データ処理における性能向上に寄与するところが大き
い。
リアルデータをパラレルデータに変換してメモリに書き
込み、これからパラレルに読み出したデータをシリアル
データに変換して出力するので、記憶部を構成するメモ
リによって定まる動作速度のパラレル処理数倍の速度で
、データの書き込み，読み出しを行うことができる。 従って通常のメモリと同様な使用方法で、高速にデータ
を処理することができ、情報処理および通信処理等の高
速データ処理における性能向上に寄与するところが大き
い。
【図面の簡単な説明】
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例を示す図である。
【図３】図２の実施例における書き込み時の動作を示す
タイムチャートである。
タイムチャートである。
【図４】図２の実施例における読み出し時の動作を示す
タイムチャートである。
タイムチャートである。
１ シリアル・パラレル変換シフトレジスタ部２
パラレルデータラッチ部 ３ 記憶部
パラレルデータラッチ部 ３ 記憶部
Claims (2)
- 【請求項１】 メモリＩＣにおいて、シリアルデータ
入力をｎビットのパラレルデータに変換するシリアル・
パラレル変換シフトレジスタ部（１）と、該シリアル・
パラレル変換シフトレジスタ部（１）のパラレルデータ
出力をそれぞれｎビット期間保持するパラレルデータラ
ッチ部（２）と、該パラレルデータラッチ部（２）に保
持されたデータをｎビット並列に書き込みｎビット並列
に読み出す記憶部（３）と、該記憶部（３）からｎビッ
ト期間ごとに並列に読み出されたデータを順次シフトす
ることによって、シリアルデータ出力を発生するパラレ
ル・シリアル変換シフトレジスタ部（４）とを備えたこ
とを特徴とする高速メモリＩＣ。 - 【請求項２】 メモリＩＣにおいて、順次縦続に接続
されたｎ個のフリップフロップ（１１０ 〜１１３ ）
からなり、シリアルデータ入力をｎビットからなるパラ
レルデータに変換して出力するシリアル・パラレル変換
シフトレジスタ部（１）と、該ｎビットの並列データに
それぞれ対応する切り替え部を構成するＮＡＮＤゲート
（１２０ 〜１２３，１３０ 〜１３３，１４０ 〜１
４３ ）とｎ個のフリップフロップ（１５０ 〜１５３
）とからなり、前記シリアル・パラレル変換シフトレ
ジスタ部（１）のｎビットの出力をそれぞれフリップフ
ロップ（１５０ 〜１５３ ）に入力したのち該フリッ
プフロップ（１５０ 〜１５３ ）の出力をそれぞれの
入力に帰還することによって該フリップフロップ（１５
０ 〜１５３ ）の出力からｎビットの並列データをｎ
ビット期間ずつ出力するパラレルデータラッチ部（２）
と、デュアルポートメモリ（１６）からなり前記パラレ
ルデータラッチ部（２）のｎビットの出力を書き込みア
ドレスに応じて並列に書き込み、書き込まれたデータを
読み出しアドレスに応じて並列に読み出す記憶部（３）
と、該記憶部（３）のｎビットの並列データ出力にそれ
ぞれ対応する切り替え部を構成するＮＡＮＤゲート（１
７１ 〜１７３，１８１ 〜１８３，１９０ 〜１９３
）とｎ個のフリップフロップ（２００ 〜２０３ ）
とからなり、前記記憶部（３）のｎビットの並列データ
出力をｎごとにそれぞれフリップフロップ（２００〜２
０３ ）に入力してシフトさせることによって、最終段
のフリップフロップ（２０３ ）からシリアルデータか
らなるデータ出力を得るパラレル・シリアル変換シフト
レジスタ部（４）とを備えたことを特徴とする高速メモ
リＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121853A JPH04326138A (ja) | 1991-04-25 | 1991-04-25 | 高速メモリｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121853A JPH04326138A (ja) | 1991-04-25 | 1991-04-25 | 高速メモリｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326138A true JPH04326138A (ja) | 1992-11-16 |
Family
ID=14821553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121853A Withdrawn JPH04326138A (ja) | 1991-04-25 | 1991-04-25 | 高速メモリｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326138A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153278A (ja) * | 1995-11-29 | 1997-06-10 | Nec Corp | 半導体メモリ |
| KR100496857B1 (ko) * | 2002-05-17 | 2005-06-22 | 삼성전자주식회사 | 외부적으로 데이터 로드 신호를 갖는 반도체 메모리 장치및 이 반도체 메모리 장치의 직렬 데이터의 병렬데이터로의 프리패치 방법 |
| JP2009230548A (ja) * | 2008-03-24 | 2009-10-08 | Hitachi Ltd | 情報処理装置と情報処理方法およびストレージシステム |
| US7911825B2 (en) | 2000-12-20 | 2011-03-22 | Fujitsu Semiconductor Ltd. | Multi-port memory based on DRAM core |
| JP2015164090A (ja) * | 2005-09-30 | 2015-09-10 | コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． | 複数の独立したシリアルリンクメモリ |
| JP2017504120A (ja) * | 2014-01-24 | 2017-02-02 | クアルコム，インコーポレイテッド | ダイナミックランダムアクセスメモリ（ｄｒａｍ）インターフェースのためのシリアルデータ伝送 |
-
1991
- 1991-04-25 JP JP3121853A patent/JPH04326138A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153278A (ja) * | 1995-11-29 | 1997-06-10 | Nec Corp | 半導体メモリ |
| US7911825B2 (en) | 2000-12-20 | 2011-03-22 | Fujitsu Semiconductor Ltd. | Multi-port memory based on DRAM core |
| US8547776B2 (en) | 2000-12-20 | 2013-10-01 | Fujitsu Semiconductor Limited | Multi-port memory based on DRAM core |
| US8687456B2 (en) | 2000-12-20 | 2014-04-01 | Fujitsu Semiconductor Limited | Multi-port memory based on DRAM core |
| US8717842B2 (en) | 2000-12-20 | 2014-05-06 | Fujitsu Semiconductor Limited | Multi-port memory based on DRAM core |
| KR100496857B1 (ko) * | 2002-05-17 | 2005-06-22 | 삼성전자주식회사 | 외부적으로 데이터 로드 신호를 갖는 반도체 메모리 장치및 이 반도체 메모리 장치의 직렬 데이터의 병렬데이터로의 프리패치 방법 |
| JP2015164090A (ja) * | 2005-09-30 | 2015-09-10 | コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． | 複数の独立したシリアルリンクメモリ |
| US9490014B2 (en) | 2005-09-30 | 2016-11-08 | Conversant Intellectual Property Management Inc. | Method and system for accessing a flash memory device |
| JP2009230548A (ja) * | 2008-03-24 | 2009-10-08 | Hitachi Ltd | 情報処理装置と情報処理方法およびストレージシステム |
| JP2017504120A (ja) * | 2014-01-24 | 2017-02-02 | クアルコム，インコーポレイテッド | ダイナミックランダムアクセスメモリ（ｄｒａｍ）インターフェースのためのシリアルデータ伝送 |
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