JP3699536B2 - データ転送装置及びデータ転送方法 - Google Patents
データ転送装置及びデータ転送方法 Download PDFInfo
- Publication number
- JP3699536B2 JP3699536B2 JP17263896A JP17263896A JP3699536B2 JP 3699536 B2 JP3699536 B2 JP 3699536B2 JP 17263896 A JP17263896 A JP 17263896A JP 17263896 A JP17263896 A JP 17263896A JP 3699536 B2 JP3699536 B2 JP 3699536B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- parallel
- transfer
- processing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Information Transfer Systems (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、データ処理装置におけるインタフェース回路に係り、詳しくはシリアルインタフェースの規格であるIEEE1394に準拠したデータ処理装置におけるインタフェース回路に関する。
【０００２】
近年、マルチメディア化に伴って、パーソナルコンピュータと周辺機器間におけるデータ転送量の増大化及び転送速度の高速化が要求されている。特に、大量の音声や画像データを扱うデジタルビデオカメラ、デジタルＶＴＲ、カラーページプリンタ等の周辺機器とパーソナルコンピュータとを結ぶインタフェース回路については、シリアルインタフェースの一つであるIEEE1394が注目されている。
【０００３】
【従来の技術】
従来、IEEE1394プロトコルによるデータ転送はシリアル方式であり、図１３は、従来のIEEE1394プロトコルコントローラの一部を示す。リンク層処理回路７１は、図示しないＭＰＵインタフェースを介してマイクロプロセッシングユニット（ＭＰＵ）に接続され、ｎビット幅のパラレルデータ及びヘッダを入力する。ヘッダとはデータの先頭に付加されてパケットを構成するデータであり、該パケットの宛先の情報や、該パケットを構成するデータのバイト数の情報等を設定したものである。
【０００４】
リンク層処理回路７１はパケット生成回路７２及び転送用ＦＩＦＯメモリ（以下、単にＦＩＦＯという）７３を備える。パケット生成回路７２及び転送用ＦＩＦＯ７３には動作クロックＣＬＫ１０が供給されている。パケット生成回路７２は、動作クロックＣＬＫ１０に基づいて動作し、ＭＰＵから供給されたデータの先頭にヘッダを付加するとともに、データの末尾に誤り訂正符号データを付加することによりｎビット幅のデータからなる送信用パケットを生成する。パケット生成回路７２は生成した送信用パケットを転送用ＦＩＦＯ７３に出力する。転送用ＦＩＦＯ７３は動作クロックＣＬＫ１０に基づいてｎビット幅のパケットデータの書き込み又は読み出しが行われる。
【０００５】
物理層処理回路７４は図示しないIEEE1394インタフェース及びIEEE1394バスケーブルを介して周辺機器（デジタルＶＴＲ、カラーページプリンタ、又は、デジタルビデオカメラ）と結ばれている。物理層処理回路７４は、リンク層処理回路７１から送信用パケットを入力する。物理層処理回路７４は、パラレル−シリアル変換器７５及びＤＳエンコーダ７６を備える。パラレル−シリアル変換器７５及びＤＳエンコーダ７６には動作クロックＣＬＫ１１が供給されている。動作クロックＣＬＫ１１は前記動作クロックＣＬＫ１０のｎ倍の周波数を持つ。パラレル−シリアル変換器７５は動作クロックＣＬＫ１１に基づいて動作し、ｎビット幅を持つパラレルデータを１ビット幅のシリアルデータに変換する。
【０００６】
ＤＳエンコーダ７６は動作クロックＣＬＫ１１に基づいてパラレル−シリアル変換器７５から出力されるシリアルのデータＤＡＴＡを順次入力し、該データＤＡＴＡに基づいて図１５に示すストローブデータＳＴＲＢを生成する。ＤＳエンコーダ７６は動作クロックＣＬＫ１１に基づいてシリアルのデータＤＡＴＡ及びストローブデータＳＴＲＢをIEEE1394インタフェース及びIEEE1394バスケーブルを介して周辺機器に転送する。
【０００７】
図１４はＤＳエンコーダ７６の詳細を示す。ＤＳエンコーダ７６は、２個のデータフリップフロップ（以下、ＤＦＦという）７７，７８と、２個の排他的論理和回路（ＥＯＲ回路）７９，８０とを備える。ＤＦＦ７７のデータ端子Ｄにはパラレル−シリアル変換器７５から出力されるシリアルデータＤＡＴＡが入力され、クロック端子ＣＫには動作クロック（転送クロック）ＣＬＫ１１が入力されている。ＤＦＦ７７は動作クロックＣＬＫ１１の立ち上がりエッジが入力される毎にシリアルデータＤＡＴＡをラッチし、出力端子ＱからデータＤＡＴＡとして出力する。
【０００８】
ＥＯＲ回路７９はシリアルデータＤＡＴＡと、ＤＦＦ７７のデータＤＡＴＡとを入力しており、両信号のレベルに基づく信号を出力する。ＥＯＲ回路８０はＥＯＲ回路７９の出力信号とＤＦＦ７８の反転出力信号とを入力しており、両信号のレベルに基づく信号を出力する。
【０００９】
ＤＦＦ７８のデータ端子ＤにはＥＯＲ回路８０の出力信号が入力され、クロック端子ＣＫには動作クロック（転送クロック）ＣＬＫ１１が入力されている。ＤＦＦ７８は動作クロックＣＬＫ１１の立ち上がりエッジが入力される毎にＥＯＲ回路８０の出力信号をラッチし、出力端子ＱからストローブデータＳＴＲＢとして出力する。
【００１０】
従って、図１５に示すように、ストローブデータＳＴＲＢのレベルはデータＤＡＴＡのレベルに対して動作クロックＣＬＫ１１の１周期毎に一致、不一致を交互に繰り返すものとなる。
【００１１】
従って、送信先の周辺機器は、シリアルデータＤＡＴＡ及びストローブデータＳＴＲＢの排他的論理和をとることにより、転送クロックＣＬＫ１１の２分の１の周波数を持つ信号ＤＡＴＡ＾ＳＴＲＢを生成することができる。すなわち、送信元の機器における転送クロックＣＬＫ１１を再生することができる。
【００１２】
このように、物理層処理回路７４の動作クロックＣＬＫ１１はリンク層処理回路７１の動作クロックＣＬＫ１０のｎ倍の周波数を持つことが必要となり、パラレル−シリアル変換とＤＳエンコードに高速動作が要求される。また、IEEE1394プロトコルでは、複数の転送速度が規定されており、転送速度を変更するためには動作クロックＣＬＫ１０の周波数を変更することにより、パケット生成回路７２、転送用ＦＩＦＯ７３、パラレル−シリアル変換器７５、及びＤＳエンコーダ７６を動作させる必要がある。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のパラレル−シリアル変換器７５は動作クロックＣＬＫ１０のｎ倍の周波数を持つ動作クロックＣＬＫ１１に基づいて動作するため、動作クロックＣＬＫ１０の周波数を切り換えるためのタイミングがとりにくくなり、そのための回路が複雑化するという問題がある。
【００１４】
また、従来のIEEE1394プロトコルコントローラではリンク層処理回路７１及び物理層処理回路７４は動作クロックＣＬＫ１０及びＣＬＫ１１の周波数を変更することによってデータの転送速度を変更するようにしている。動作クロックＣＬＫ１０の周波数の増加に伴ってリンク層処理回路７１におけるパケット生成回路７２、転送用ＦＩＦＯ７３の消費電力が増加し、動作クロックＣＬＫ１１の周波数の増加に伴って物理層処理回路７４におけるパラレル−シリアル変換器７５の消費電力が増加する。
【００１５】
本発明は上記問題点を解決するためになされたものであって、その目的は、データの転送速度を変化させるための回路構成を簡略化できるとともに、消費電力の増加を抑制することができるデータ転送装置及びデータ転送方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するため、請求項１の発明は、パラレルデータをシリアルデータとして第１のデータ転送速度で転送するデータ転送装置において、パラレルデータを保持するとともに、該パラレルデータを複数に分割して出力するリンク層処理回路と、前記分割されたパラレルデータをシリアルデータに変換して出力する物理層処理回路とを備え、前記物理層処理回路は、複数のシフトレジスタで構成されており、前記第１のデータ転送速度が第１の速度である場合には前記複数のシフトレジスタの全てで前記分割されたパラレルデータを保持し、前記第１のデータ転送速度が前記第１の速度よりも低速な第２の速度である場合には前記複数のシフトレジスタにおける一部のシフトレジスタで前記分割されたパラレルデータを保持する第１の記憶手段と、該第１の記憶手段から出力されたパラレルデータをシリアルデータに変換して順次出力するデータセレクタと、前記第１の記憶手段から出力されたパラレルデータに基づいてストローブデータを生成して出力するストローブセレクタと、前記複数のシフトレジスタを前記第１のデータ転送速度よりも遅い第２のデータ転送速度でシフト動作するように制御する転送速度制御回路とを備える。
【００１７】
請求項２の発明は、前記リンク層処理回路は、前記パラレルデータを保持する第２の記憶手段と、前記第２の記憶手段から出力されたパラレルデータを分割して前記物理層処理回路に出力するセレクタとを有するものとした。
【００１８】
請求項３の発明は、前記転送速度制御回路は、前記第２の記憶手段を前記第２のデータ転送速度よりも遅い第３のデータ転送速度で動作するように制御するものとした。
請求項４の発明は、前記転送速度制御回路は、転送速度制御信号に基づいて、内部クロックを分周して前記複数のシフトレジスタ又は前記リンク層処理回路に供給するものとした。
請求項５の発明は、パラレルデータをシリアルデータに変換して第１のデータ転送速度で転送するデータ転送方法において、パラレルデータを保持するとともに複数に分割し、前記第１のデータ転送速度が第１の速度である場合には複数のシフトレジスタで構成される記憶手段の全てで前記分割されたパラレルデータを保持し、前記第１のデータ転送速度が前記第１の速度よりも低速な第２の速度である場合には前記記憶手段における一部のシフトレジスタで前記分割されたパラレルデータを保持し、前記記憶手段に記憶されたパラレルデータをシリアルデータに変換して順次出力し、前記記憶手段から出力されるパラレルデータに基づいてストローブデータを生成して出力し、前記複数のシフトレジスタを前記第１のデータ転送速度よりも遅い第２のデータ転送速度でシフト動作するように制御するようにした。
【００１９】
（作用）
本発明では、パラレル−シリアル変換器は転送データの転送速度よりも遅い速度でシフト動作するための転送速度が変化してもパラレル−シリアル変換器の消費電力の増加が抑制される。また、転送速度を切り換えるための回路構成が簡略化される。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図１〜図１２に従って説明する。
図１は、シリアルインタフェースの一つであるIEEE1394に準拠したシステム構成を示す。図１において、パーソナルコンピュータ（以下、パソコンという）１、外部周辺機器としてのデジタルＶＴＲ２、同じく周辺機器としてのカラーページプリンタ３、及び、同じく周辺機器としてのデジタルビデオカメラ４は、IEEE1394バスケーブル（以下、IEEE1394バスという）５を介して互いに接続されている。パソコン１、デジタルＶＴＲ２、カラーページプリンタ３、及び、デジタルビデオカメラ４は、IEEE1394に準拠したデータ転送を可能にするためのIEEE1394プロトコルコントローラをそれぞれ備えている。
【００２２】
図２は、パソコン１に設けたIEEE1394に準拠したシステムの構成を示すブロック回路である。パソコン１は、IEEE1394用プロトコルコントローラ（以下、ＩＰＣという）１１、内部装置としてのマイクロプロセッシングユニット（以下、ＭＰＵという）１２、及び、内部装置としての２個の第１及び第２ＤＭＡ（Direct Memory Access）コントローラ１３，１４を備えている。ＩＰＣ１１、ＭＰＵ１２、第１ＤＭＡコントローラ（以下、第１ＤＭＡＣという）１３、及び第２ＤＭＡコントローラ（以下、第２ＤＭＡＣという）１４は、それぞれワンチップの半導体集積回路装置（ＬＳＩ）にて形成されている。
【００２３】
ＩＰＣ１１は、ＭＰＵ１２、第１ＤＭＡＣ１３及び第２ＤＭＡＣ１４との間でデータの授受を行う。又、ＩＰＣ１１は、IEEE1394バス５を介して前記デジタルＶＴＲ２、カラーページプリンタ３、及び、デジタルビデオカメラ４に備えられたIEEE1394用プロトコルコントローラ（ＩＰＣ）と結ばれている。
【００２４】
図３は、ＩＰＣ１１を説明するためのブロック回路を示す。ＩＰＣ１１は、物理層処理回路２０、リンク層処理回路２１、第１及び第２送信パケット処理回路２２ａ，２２ｂ、第１及び第２受信パケット処理回路２３ａ，２３ｂ、ＦＩＦＯよりなる第１〜第４格納メモリ（第１〜第４ＦＩＦＯ）２４ａ〜２４ｄ、制御内部レジスタ２５、第１及び第２の１３９４用インタフェース（以下、第１及び第２の１３９４用Ｉ／Ｆという）２６ａ，２６ｂ、アイソクロナスデータ送信用インタフェース（以下、Isoc送信用Ｉ／Ｆという）２７ａ、アイソクロナスデータ受信用インタフェース（以下、Isoc受信用Ｉ／Ｆという）２８ａ、エイシンクロナスデータ送信用インタフェース（以下、Asyn送信用Ｉ／Ｆという）２７ｂ、エイシンクロナスデータ受信用インタフェース（以下、Asyn受信用Ｉ／Ｆという）２８ｂ、及び、ＭＰＵインタフェース（以下、ＭＰＵＩ／Ｆという）２９を備えている。
【００２５】
第１の１３９４用Ｉ／Ｆ２６ａは、前記IEEE1394バス５を介して前記デジタルＶＴＲ２に接続されて、物理層処理回路２０とデジタルＶＴＲ２のＩＰＣとの間でアイソクロナス転送（Isoc転送）モードにおけるパケット（以下、Isocパケットという）と、エイシンクロナス転送（Asyn転送）モードにおけるパケット（以下、Asynパケットという）の遣り取りを行う。第２の１３９４用Ｉ／Ｆ２６ｂは、前記IEEE1394バス５を介して前記カラーページプリンタ３に接続されて、物理層処理回路２０とカラーページプリンタ３のＩＰＣとの間でIsoc転送モードにおけるIsocパケットと、Asyn転送モードにおけるAsynパケットの遣り取りを行う。
【００２６】
Isoc送信用Ｉ／Ｆ２７ａは、前記第１ＤＭＡＣ１３に接続され、第１ＤＡＭＣ１３からIsoc転送モードで送信するための転送データ（Isocパケット）を第１ＦＩＦＯ２４ａに渡す。Isoc受信用Ｉ／Ｆ２８ａは、前記第１ＤＭＡＣ１３に接続され、第２ＦＩＦＯ２４ｂに格納されたIsoc転送モードで受信した転送データ（Isocパケット）を第１ＤＭＡＣ１３に渡す。
【００２７】
Asyn送信用Ｉ／Ｆ２７ｂは、前記第２ＤＭＡＣ１４に接続され、第２ＤＭＡＣ１４からAsyn転送モードで送信するための転送データ（Asynパケット）を第３ＦＩＦＯ２４ｃに渡す。Asyn受信用Ｉ／Ｆ２８ｂは、前記第２ＤＭＡＣ１４に接続され、第４ＦＩＦＯ２４ｄに格納されたAsyn転送モードで受信した転送データ（Asynパケット３２）を第２ＤＭＡＣ１４に渡す。ＭＰＵＩ／Ｆ２９は、前記ＭＰＵ１２と接続され、該ＭＰＵ１２と制御内部レジスタ２５の間において各種のコマンドデータ等の遣り取りを行う。
【００２８】
物理層処理回路２０は、第１及び第２の１３９４用Ｉ／Ｆ２６ａ，２６ｂが受信したIsocパケット及びAsynパケットを入力しリンク層処理回路２１に出力する。又、物理層処理回路２０は、リンク層処理回路２１から送信用のIsocパケット及び送信用のAsynパケットを入力する。そして、物理層処理回路２０は、該Isocパケット及びAsynパケットを第１又は第２の１３９４用Ｉ／Ｆ２６ａ，２６ｂを介してその送信先のデジタルＶＴＲ２、カラーページプリンタ３、又は、デジタルビデオカメラ４に送信する。
【００２９】
リンク層処理回路２１は、物理層処理回路２０から受信したIsocパケット及びAsynパケットを入力する。リンク層処理回路２１は、Isocパケット及びAsynパケットの先頭に付したヘッダの内容に基づいて自身（パソコン１）宛のパケットかどうか判断し、自身宛のパケットであれば該Isocパケット及びAsynパケットを第１又は第２受信パケット処理回路２３ａ，２３ｂに供給する。
【００３０】
リンク層処理回路２１は、受信した自身宛のパケットがIsocパケットかAsynパケットかを該パケットに付加されたヘッダの内容に基づいて判断する。そして、リンク層処理回路２１は、受信したパケットがIsocパケットの場合には該Isocパケットを第１受信パケット処理回路２３ａに供給する。受信したパケットがAsynパケットの場合には、リンク層処理回路２１は該Asynパケットを第２受信パケット処理回路２３ｂに供給する。
【００３１】
又、リンク層処理回路２１は、第１送信パケット処理回路２２ａから送信用のIsocパケットが供給されるとともに、第２送信パケット処理回路２２ｂから送信用のAsynパケットが供給される。
【００３２】
第１受信パケット処理回路２３ａは、リンク層処理回路２１から受信したIsocパケットを供給される。第１受信パケット処理回路２３ａは、受信したIsocパケットについて誤り訂正のチェック処理を行う。つまり、本実施の形態では、Isocパケットのヘッダとデータについてそれぞれ別々に誤り訂正のための処理を行う。第１受信パケット処理回路２３ａは、誤り訂正処理したIsocパケットを第２ＦＩＦＯ２４ｂに供給する。
【００３３】
第２ＦＩＦＯ２４ｂは、誤り訂正処理された確実なIsocパケットを入力し、入力された順に次段のIsoc受信用Ｉ／Ｆ２８ａに出力する。Isoc受信用Ｉ／Ｆ２８ａは、ヘッダとデータとからなるIsocパケットを前記したように第１ＤＭＡＣ１３に渡す。
【００３４】
第２受信パケット処理回路２３ｂは、リンク層処理回路２１から受信したAsynパケットを供給される。第２受信パケット処理回路２３ｂは、受信したAsynパケットについて誤り訂正のチェック処理を行う。そして、前記と同様に、Asynパケットのヘッダとデータについてそれぞれ別々に誤り訂正のための処理を行う。第２受信パケット処理回路２３ｂは、誤り訂正処理したAsynパケットを第４ＦＩＦＯ２４ｄに供給する。
【００３５】
第４ＦＩＦＯ２４ｄは、誤り訂正処理された確実なAsynパケットを入力し、入力された順に次段のAsyn受信用Ｉ／Ｆ２８ｂに出力する。Asyn受信用Ｉ／Ｆ２８ｂは、ヘッダとデータとからなるAsynパケットを前記したように第２ＤＭＡＣ１４に渡す。
【００３６】
第１ＦＩＦＯ２４ａは、前記Isoc送信用Ｉ／Ｆ２７ａを介して前記第１ＤＭＡＣ１３からIsoc転送モードで送信するための送信用のIsocパケットを入力し、入力した順に前記第１送信パケット処理回路２２ａに供給する。第１送信パケット処理回路２２ａは、順次入力されてくるIsocパケットについて誤り訂正符号を生成する。つまり、本実施の形態では、Isocパケットのヘッダとデータについてそれぞれ別々に誤り訂正符号を生成付加する処理を行う。第１送信パケット処理回路２２ａは、ヘッダ及びIsocデータに対してそれぞれ生成した誤り訂正符号を付加したIsocパケットを前記リンク層処理回路２１に供給する。
【００３７】
第３ＦＩＦＯ２４ｃは、前記Asyn送信用Ｉ／Ｆ２７ｂを介して前記第２ＤＭＡＣ１４からAsyn転送モードで送信するための送信用のAsynパケットを入力し、入力した順に前記第２送信パケット処理回路２２ｂに供給する。第２送信パケット処理回路２２ｂは、順次入力されてくるAsynパケットについて誤り訂正符号を生成する。そして、前記と同様に、Asynパケットのヘッダとデータについてそれぞれ別々に誤り訂正符号を生成付加する処理を行う。第２送信パケット処理回路２２ｂは、ヘッダ及びAsynデータに対してそれぞれ生成した誤り訂正符号を付加したAsynパケットを前記リンク層処理回路２１に供給する。
【００３８】
前記制御内部レジスタ２５は、ＭＰＵＩ／Ｆ２９とリンク処理回路２１との間に設けられている。制御内部レジスタ２５は、前記ＭＰＵ１２とＩＰＣ１１との間で行われる各種コマンド等の制御データが一時記憶される。そして、ＭＰＵＩ／Ｆ２９を介して入力されるＭＰＵ１２からの制御データは、リンク層処理回路２１にて読み出され転送制御処理のための制御動作をＩＰＣ１１に実行させる。又、リンク層処理回路２１からの制御データは、ＭＰＵ１２にて読み出され転送制御処理のための制御動作をＭＰＵ１２に実行させる。
【００３９】
次に、物理層処理回路２０及びリンク層処理回路２１を図４に従って説明する。物理層処理回路２０は、パラレル−シリアル変換器３４、ＤＳエンコーダ３５、及び転送速度制御回路３６を備える。
【００４０】
転送速度制御回路３６は所定の周波数（本形態では４００ＭHz）の内部クロックＣＬＫ１を入力するとともに、転送速度制御信号ＳＰ１，ＳＰ２を入力する。IEEE1394プロトコルでは１００Ｍｂｐｓ（メガビット／秒），２００Ｍｂｐｓ，４００Ｍｂｐｓの３種類の転送速度が規定されており、転送速度制御信号ＳＰ１がアクティブレベルの場合には、転送速度は１００Ｍｂｐｓであり、転送速度制御信号ＳＰ２がアクティブレベルの場合には、転送速度は２００Ｍｂｐｓであり、転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでない場合には、転送速度は４００Ｍｂｐｓである。
【００４１】
転送速度制御回路３６は内部クロックＣＬＫ１の周波数をｎ分の１に分周した動作クロックＣＬＫ２を生成するとともに、内部クロックＣＬＫ１の周波数をｍ分の１に分周した動作クロックＣＬＫ３を生成する。本形態では、動作クロックＣＬＫ２は内部クロックＣＬＫ１の周波数を３２分の１に分周した信号であり、動作クロックＣＬＫ３は内部クロックＣＬＫ１の周波数を８分の１に分周した信号である。
【００４２】
図８に示すように、転送速度制御回路３６は８ビットの巡回型カウンタ６０と、信号マスク回路６１とを備える。巡回型カウンタ６０の初期値として、転送速度制御信号ＳＰ１がアクティブレベルである場合には「１００００１１１」が設定され、転送速度制御信号ＳＰ２がアクティブレベルである場合には「１００００００１」が設定され、転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでない場合には「１０００００００」が設定される。巡回型カウンタ６０は内部クロックＣＬＫ１のパルスが入力される毎に順次右にシフトさせるとともに、出力信号Ｑ１〜Ｑ８を出力する。
【００４３】
信号マスク回路６１は巡回型カウンタ６０の出力信号Ｑ１〜Ｑ８を入力するとともに、転送速度制御信号ＳＰ１，ＳＰ２を入力している。信号マスク回路６１は、転送速度制御信号ＳＰ１，ＳＰ２のレベルに基づいて各信号Ｑ１〜Ｑ８に対応する選択信号Ｓ１〜Ｓ８を出力するようになっている。転送速度制御信号ＳＰ１がアクティブレベルの場合には、信号マスク回路６１は信号Ｑ２〜Ｑ４，Ｑ６〜Ｑ８をマスクし、信号Ｑ１，Ｑ５のみを選択信号Ｓ１，Ｓ５として出力させる。転送速度制御信号ＳＰ２がアクティブレベルの場合には、信号マスク回路６１は信号Ｑ２，Ｑ４，Ｑ６，Ｑ８をマスクし、信号Ｑ１，Ｑ３，Ｑ５，Ｑ７を選択信号Ｓ１，Ｓ３，Ｓ５，Ｓ７として出力させる。さらに、転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでない場合には、信号マスク回路６１は信号Ｑ１〜Ｑ８を選択信号Ｓ１〜Ｓ８として出力させる。
【００４４】
パラレル−シリアル変換器３４には物理層処理回路２０における転送速度制御回路３６から動作クロックＣＬＫ３が供給されるとともに、転送速度制御信号ＳＰ１，ＳＰ２が供給されており、パラレル−シリアル変換器３４は動作クロックＣＬＫ３に基づいて転送速度よりも遅い第１の速度にて動作する。
【００４５】
図６に示すように、パラレル−シリアル変換器３４は８本の４ビットよりなるシフトレジスタ５０Ａ〜５０Ｈ及びセレクタ５１Ａ〜５１Ｈを備える。各シフトレジスタ５０Ａ〜５０Ｈには前記動作クロックＣＬＫ３が入力され、各シフトレジスタ５０Ａ〜５０Ｈは最後段のレジスタから出力信号Ｑ及び反転出力信号ＸＱとを出力する。セレクタ５１Ａ〜５１Ｈはシフトレジスタ５０Ａ〜５０Ｈの出力信号Ｑと反転出力信号ＸＱとを入力し、前記転送速度制御信号ＳＰ１，ＳＰ２のレベルに基づいて出力信号Ｑ又は反転出力信号ＸＱのいずれかを選択し出力するようになっている。
【００４６】
図６に示すように、ＤＳエンコーダ３５はデータセレクタ３５Ａとストローブセレクタ３５Ｂとからなる。データセレクタ３５Ａは前記パラレル−シリアル変換器３４のシフトレジスタ５０Ａ〜５０Ｈの出力信号Ｑをそれぞれ入力するスイッチ５２Ａ〜５２Ｈと、１つのバッファ５３とを備える。スイッチ５２Ａ〜５２Ｈには前記選択信号Ｓ１〜Ｓ８が入力されており、スイッチ５２Ａ〜５２Ｈは対応する選択信号Ｓ１〜Ｓ８がＨレベルになるとオンして対応するシフトレジスタ５０Ａ〜５０Ｈの出力信号Ｑをバッファ５３に出力する。バッファ５３はオンしたスイッチ５２Ａ〜５２Ｈを介して入力される信号をデータ信号ＤＡＴＡとして出力する。
【００４７】
ストローブセレクタ３５Ｂは前記パラレル−シリアル変換器３４のセレクタ５１Ａ〜５１Ｈの出力信号を入力するスイッチ５４Ａ〜５４Ｈと、１つのバッファ５５とを備える。スイッチ５４Ａ〜５４Ｈにも前記選択信号Ｓ１〜Ｓ８が入力されており、スイッチ５４Ａ〜５４Ｈは対応する選択信号Ｓ１〜Ｓ８がＨレベルになるとオンして対応するセレクタ５１Ａ〜５１Ｈの出力信号をバッファ５５に出力する。バッファ５５はオンしたスイッチ５４Ａ〜５４Ｈを介して入力される信号をストローブデータ信号ＳＴＲＢとして出力する。
【００４８】
リンク層処理回路２１は転送用データ記憶手段としての転送用ＦＩＦＯ３２とセレクタ３３とを備える。転送用ＦＩＦＯ３２には前記第１送信パケット処理回路２２ａからｎビット（本形態では３２ビット）幅のデータよりなる送信用パケットが供給されている。転送用ＦＩＦＯ３２には物理層処理回路２０における転送速度制御回路３６から動作クロックＣＬＫ２が供給されるとともに、転送速度制御信号ＳＰ１，ＳＰ２が供給されており、転送用ＦＩＦＯ３２は動作クロックＣＬＫ２に基づいて前記パラレル−シリアル変換器３４の動作速度である第１の速度よりも遅い第２の速度にて動作する。
【００４９】
図５に示すように、転送用ＦＩＦＯ３２はＲＡＭセルアレイ４０、ライトポインタ４２及びリードポインタ４３からなる。IEEE1394プロトコルにおけるパケットは３２ビット単位であるため、ＲＡＭセルアレイ４０は１アドレスが３２ビット構成の複数の記憶領域４１を備える。各記憶領域４１は８ビット単位の４つのバンク４０Ａ，４０Ｂ，４０Ｃ，４０Ｄからなる。
【００５０】
従って、ＲＡＭセルアレイ４０へのデータの書き込み時には、ライトクロックＷＣＫ（＝ＣＬＫ２）に基づいてライトポインタ４２が１アドレスずつインクリメントされ、４つのバンク４０Ａ，４０Ｂ，４０Ｃ，４０Ｄのワード線が一斉に活性化され、各記憶領域４１に３２ビット単位でデータが書き込まれる。
【００５１】
リードポインタ４３はバンクポインタ４４を備えている。リードポインタ４３にはリードクロックＲＣＫ（＝ＣＬＫ２）が供給されるとともに、転送速度制御信号ＳＰ１，ＳＰ２が供給される。
【００５２】
バンクポインタ４４は２ビットのカウンタである。転送速度制御信号ＳＰ１がアクティブレベルの場合にはバンクポインタ４４はリードクロックＲＣＫ（＝ＣＬＫ２）が入力される毎に０〜３をカウントし、カウンタ値が３のときキャリ信号を出力する。転送速度制御信号ＳＰ２がアクティブレベルの場合にはバンクポインタ４４はリードクロックＲＣＫ（＝ＣＬＫ２）が入力される毎に０，２を繰り返しカウントし、カウンタ値が２のときキャリ信号を出力する。転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでない場合にはバンクポインタ４４は動作せず、キャリ信号を常に出力する。
【００５３】
バンクポインタ４４からキャリ信号が出力されているとき、リードポインタ４３はリードクロックＲＣＫ（＝ＣＬＫ２）が入力される毎に１アドレスずつインクリメントされる。
【００５４】
従って、ＲＡＭセルアレイ４０からのデータの読み出し時には、リードクロックＲＣＫに基づいて４つのバンク４０Ａ，４０Ｂ，４０Ｃ，４０Ｄのワード線が一斉に活性化され、各記憶領域４１から３２ビット単位のデータが読み出されるが、転送速度制御信号ＳＰ１，ＳＰ２に基づいてセンスアンプ部において出力される本数が変化するようになっている。すなわち、転送速度制御信号ＳＰ１がアクティブレベルの場合には出力端子Ｄ０〜Ｄ３１のうち、８本の出力端子Ｄ０〜Ｄ７にバンクポインタ４４のカウンタ値に対応するバンクのデータが出力される。転送速度制御信号ＳＰ２がアクティブレベルの場合には８本の出力端子Ｄ０〜Ｄ７にバンクポインタ４４のカウンタ値に対応するバンクのデータが出力され、出力端子Ｄ８〜Ｄ１５にバンクポインタ４４のカウンタ値に１を加えた値に対応するバンクのデータが出力される。転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでない場合には出力端子Ｄ０〜Ｄ７にバンク４０Ａのデータが、出力端子Ｄ８〜Ｄ１５にバンク４０Ｂのデータが、出力端子Ｄ１６〜Ｄ２３にバンク４０Ｃのデータが、さらに出力端子Ｄ２４〜Ｄ３１にバンク４０Ｄのデータが出力される。すなわち、データの最上位ビットをＤ０とすると、各転送速度において、上位からデータが存在し、ビット幅が越えている部分は０となる。
【００５５】
セレクタ３３は転送用ＦＩＦＯ３２から出力されるデータが入力されるとともに、転送速度制御信号ＳＰ１，ＳＰ２が入力されている。転送速度制御信号ＳＰ１がアクティブレベルである場合には、セレクタ３３は図７（ａ）に示すように、転送用ＦＩＦＯ３２の出力端子Ｄ０，Ｄ２，Ｄ４，Ｄ６から出力されたデータをシフトレジスタ５０Ａにパラレルにロードするとともに、出力端子Ｄ１，Ｄ３，Ｄ５，Ｄ７から出力されたデータをシフトレジスタ５０Ｅにパラレルにロードする。
【００５６】
転送速度制御信号ＳＰ２がアクティブレベルである場合には、セレクタ３３は図７（ｂ）に示すように、転送用ＦＩＦＯ３２の出力端子Ｄ０，Ｄ４，Ｄ８，Ｄ１２から出力されたデータをシフトレジスタ５０Ａにパラレルにロードし、出力端子Ｄ１，Ｄ５，Ｄ９，Ｄ１３から出力されたデータをシフトレジスタ５０Ｃにパラレルにロードし、出力端子Ｄ２，Ｄ６，Ｄ１０，Ｄ１４から出力されたデータをシフトレジスタ５０Ｅにパラレルにロードし、出力端子Ｄ３，Ｄ７，Ｄ１１，Ｄ１５から出力されたデータをシフトレジスタ５０Ｇにパラレルにロードする。
【００５７】
転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでない場合には、セレクタ３３は図７（ｃ）に示すように、転送用ＦＩＦＯ３２の出力端子Ｄ０，Ｄ８，Ｄ１６，Ｄ２４から出力されたデータをシフトレジスタ５０Ａにパラレルにロードし、出力端子Ｄ１，Ｄ９，Ｄ１７，Ｄ２５から出力されたデータをシフトレジスタ５０Ｂにパラレルにロードし、出力端子Ｄ２，Ｄ１０，Ｄ１８，Ｄ２６から出力されたデータをシフトレジスタ５０Ｃにパラレルにロードし、出力端子Ｄ３，Ｄ１１，Ｄ１９，Ｄ２７から出力されたデータをシフトレジスタ５０Ｄにパラレルにロードする。また、セレクタ３３は出力端子Ｄ４，Ｄ１２，Ｄ２０，Ｄ２８から出力されたデータをシフトレジスタ５０Ｅにパラレルにロードし、出力端子Ｄ５，Ｄ１３，Ｄ２１，Ｄ２９から出力されたデータをシフトレジスタ５０Ｆにパラレルにロードし、出力端子Ｄ６，Ｄ１４，Ｄ２２，Ｄ３０から出力されたデータをシフトレジスタ５０Ｇにパラレルにロードし、出力端子Ｄ７，Ｄ１５，Ｄ２３，Ｄ３１から出力されたデータをシフトレジスタ５０Ｈにパラレルにロードする。
【００５８】
次に上記のように構成したＩＰＣ１１におけるリンク層処理回路２１及び物理層処理回路２０の送信時の作用を図１０〜１２に従って説明する。
今、パソコン１が送信側であり、第１ＤＭＡＣ１３からIsoc転送モードで送信するための転送データ（Isocパケット）がIsoc送信用Ｉ／Ｆ２７ａ及び第１ＦＩＦＯ２４ａを介して第１送信パケット処理回路２２ａに渡される。送信用のIsocパケットは第１送信パケット処理回路２２ａによって、Isocパケットのヘッダとデータについてそれぞれ別々に誤り訂正符号が生成されて付加される。ヘッダ及びIsocデータに対してそれぞれ生成した誤り訂正符号を付加したIsocパケットがリンク層処理回路２１に供給され、転送用ＦＩＦＯ３２に格納される。
【００５９】
このとき、転送速度制御信号ＳＰ２がアクティブレベルであって、転送速度が２００Ｍｂｐｓであるとする。すると、リードクロックＲＣＫが入力される毎に、転送用ＦＩＦＯ３２からはバンク４０Ａ，４０Ｂの１６ビットのデータと、バンク４０Ｃ，４０Ｄの１６ビットのデータとが交互に出力される。このとき、セレクタ３３によって転送用ＦＩＦＯ３２の出力端子Ｄ０，Ｄ４，Ｄ８，Ｄ１２から出力されたデータはシフトレジスタ５０Ａにパラレルにロードされ、出力端子Ｄ１，Ｄ５，Ｄ９，Ｄ１３から出力されたデータはシフトレジスタ５０Ｃにパラレルにロードされ、出力端子Ｄ２，Ｄ６，Ｄ１０，Ｄ１４から出力されたデータはシフトレジスタ５０Ｅにパラレルにロードされ、出力端子Ｄ３，Ｄ７，Ｄ１１，Ｄ１５から出力されたデータはシフトレジスタ５０Ｇにパラレルにロードされる。
【００６０】
動作クロックＣＬＫ３が入力される毎に、シフトレジスタ５０Ａ，５０Ｃ，５０Ｅ，５０Ｇのデータはシフトされる。転送速度制御信号ＳＰ２がアクティブレベルであるため、セレクタ５１Ａ，５１Ｅはそれぞれシフトレジスタ５０Ａ，５０Ｅの出力信号Ｑを選択して出力し、セレクタ５１Ｃ，５１Ｇはそれぞれシフトレジスタ５０Ｃ，５１Ｇの反転出力信号ＸＱを選択して出力する。
【００６１】
転送速度制御信号ＳＰ２がアクティブレベルであるため、転送速度制御回路３６からは選択信号Ｓ１，Ｓ３，Ｓ５，Ｓ７のみが出力される。選択信号Ｓ１，Ｓ３，Ｓ５，Ｓ７が順次Ｈレベルになるのに伴ってデータセレクタ３５Ａにおけるスイッチ５２Ａ，５２Ｃ，５２Ｅ，５２Ｇが順次オンし、対応するシフトレジスタ５０Ａ，５０Ｃ，５０Ｅ，５０Ｇの出力信号Ｑがバッファ５３を介してデータ信号ＤＡＴＡとして出力される。一方、選択信号Ｓ１，Ｓ３，Ｓ５，Ｓ７が順次Ｈレベルになるのに伴ってストローブセレクタ３５Ｂにおけるスイッチ５４Ａ，５４Ｃ，５４Ｅ，５４Ｇが順次オンし、シフトレジスタ５０Ａの出力信号Ｑ、シフトレジスタ５０Ｃの反転出力信号ＸＱ、シフトレジスタ５０Ｅの出力信号Ｑ、シフトレジスタ５０Ｇの反転出力信号ＸＱがバッファ５５を介してストローブデータ信号ＳＴＲＢとして出力される。すなわち、シフトレジスタ５０Ａ，５０Ｃ，５０Ｅ，５０Ｇのシフト動作が行われる間に、データセレクタ３５Ａからは４ビットのデータ信号ＤＡＴＡが出力され、ストローブセレクタ３５Ｂからは４ビットのストローブデータ信号ＳＴＲＢが出力される。
【００６２】
また、転送速度制御信号ＳＰ１がアクティブレベルであって、転送速度が１００Ｍｂｐｓであるとする。すると、リードクロックＲＣＫが入力される毎に、転送用ＦＩＦＯ３２からはバンク４０Ａ，４０Ｂ，４０Ｃ，４０Ｄの８ビットのデータが順次出力される。このとき、セレクタ３３によって転送用ＦＩＦＯ３２の出力端子Ｄ０，Ｄ２，Ｄ６，Ｄ８から出力されたデータはシフトレジスタ５０Ａにパラレルにロードされ、出力端子Ｄ１，Ｄ３，Ｄ５，Ｄ７から出力されたデータはシフトレジスタ５０Ｅにパラレルにロードされる。
【００６３】
動作クロックＣＬＫ３が入力される毎に、シフトレジスタ５０Ａ，５０Ｅのデータはシフトされる。転送速度制御信号ＳＰ１がアクティブレベルであるため、セレクタ５１Ａはシフトレジスタ５０Ａの出力信号Ｑを選択して出力し、セレクタ５１Ｅはシフトレジスタ５０Ｅの反転出力信号ＸＱを選択して出力する。
【００６４】
転送速度制御信号ＳＰ１がアクティブレベルであるため、転送速度制御回路３６からは選択信号Ｓ１，Ｓ５のみが出力される。選択信号Ｓ１，Ｓ５が交互にＨレベルになるのに伴ってデータセレクタ３５Ａにおけるスイッチ５２Ａ，５２Ｅが交互にオンし、対応するシフトレジスタ５０Ａ，５０Ｅの出力信号Ｑがバッファ５３を介してデータ信号ＤＡＴＡとして出力される。一方、選択信号Ｓ１，Ｓ５が交互にＨレベルになるのに伴ってストローブセレクタ３５Ｂにおけるスイッチ５４Ａ，５４Ｅが交互にオンし、シフトレジスタ５０Ａの出力信号Ｑ、シフトレジスタ５０Ｅの反転出力信号ＸＱがバッファ５５を介してストローブデータ信号ＳＴＲＢとして出力される。すなわち、シフトレジスタ５０Ａ，５０Ｅのシフト動作が行われる間に、データセレクタ３５Ａからは２ビットのデータ信号ＤＡＴＡが出力され、ストローブセレクタ３５Ｂからは２ビットのストローブデータ信号ＳＴＲＢが出力される。
【００６５】
さらに、転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでなく、転送速度が４００Ｍｂｐｓであるとする。すると、リードクロックＲＣＫが入力される毎に、転送用ＦＩＦＯ３２からはバンク４０Ａ〜４０Ｄの３２ビットのデータが出力される。このとき、セレクタ３３によって転送用ＦＩＦＯ３２の出力端子Ｄ０，Ｄ８，Ｄ１６，Ｄ２４から出力されたデータはシフトレジスタ５０Ａにパラレルにロードされ、出力端子Ｄ１，Ｄ９，Ｄ１７，Ｄ２５から出力されたデータはシフトレジスタ５０Ｂにパラレルにロードされ、出力端子Ｄ２，Ｄ１０，Ｄ１８，Ｄ２６から出力されたデータせシフトレジスタ５０Ｃにパラレルにロードされ、出力端子Ｄ３，Ｄ１１，Ｄ１９，Ｄ２７から出力されたデータはシフトレジスタ５０Ｄにパラレルにロードされる。
【００６６】
動作クロックＣＬＫ３が入力される毎に、シフトレジスタ５０Ａ〜５０Ｈのデータはシフトされる。転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでないため、セレクタ５１Ａ，５１Ｃ，５１Ｅ，５１Ｇはそれぞれシフトレジスタ５０Ａ，５０Ｃ，５０Ｅ，５０Ｇの出力信号Ｑを選択して出力し、セレクタ５１Ｂ，５１Ｄ，５１Ｆ，５１Ｈはそれぞれシフトレジスタ５０Ｂ，５０Ｄ，５０Ｆ，５０Ｈの反転出力信号ＸＱを選択して出力する。
転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでないため、転送速度制御回路３６からは選択信号Ｓ１〜Ｓ８が出力される。選択信号Ｓ１〜Ｓ８が順次Ｈレベルになるのに伴ってデータセレクタ３５Ａにおけるスイッチ５２Ａ〜５２Ｈが順次オンし、対応するシフトレジスタ５０Ａ〜５０Ｈの出力信号Ｑがバッファ５３を介してデータ信号ＤＡＴＡとして出力される。一方、選択信号Ｓ１〜Ｓ８が順次Ｈレベルになるのに伴ってストローブセレクタ３５Ｂにおけるスイッチ５４Ａ〜５４Ｈが順次オンし、シフトレジスタ５０Ａの出力信号Ｑ、シフトレジスタ５０Ｂの反転出力信号ＸＱ、シフトレジスタ５０Ｃの出力信号Ｑ、シフトレジスタ５０Ｄの反転出力信号ＸＱ、シフトレジスタ５０Ｅの出力信号Ｑ、シフトレジスタ５０Ｆの反転出力信号ＸＱ、シフトレジスタ５０Ｇの出力信号Ｑ、シフトレジスタ５０Ｈの反転出力信号ＸＱがバッファ５５を介してストローブデータ信号ＳＴＲＢとして出力される。すなわち、シフトレジスタ５０Ａ〜５０Ｈのシフト動作が行われる間に、データセレクタ３５Ａからは８ビットのデータ信号ＤＡＴＡが出力され、ストローブセレクタ３５Ｂからは８ビットのストローブデータ信号ＳＴＲＢが出力される。
【００６７】
さて、本実施の形態は上記のように構成されているので、以下の効果がある。
（１）本実施に形態において、パラレル−シリアル変換器３４を８個のシフトレジスタ５０Ａ〜５０Ｈと８個のセレクタ５１Ａ〜５１Ｈにて構成し、データの転送速度に応じて転送用ＦＩＦＯ３２から出力されるデータのビット幅を切り換えるとともに、シフトレジスタ５０Ａ〜５０Ｈの数を切り換えて転送すべきデータをロードするようにした。そして、転送速度制御回路３６から出力される選択信号Ｓ１〜Ｓ８を切り換える速度を変化させることにより、転送速度を切り換えるようにした。そのため、転送用ＦＩＦＯ３２を最大転送速度に応じた内部クロックＣＬＫ１の周波数の３２分の１の周波数の動作クロックＣＬＫ２に基づいて動作させるとともに、パラレル−シリアル変換器３４を内部クロックＣＬＫ１の周波数の８分の１の周波数の動作クロックＣＬＫ３に基づいて動作させ、ＤＳエンコーダ３５のみをデータの転送速度で動作させることができる。よって、データ転送速度を切り換えるための回路構成が複雑化しないばかりでなく、転送用ＦＩＦＯ３２及びパラレル−シリアル変換器３４の消費電力を一定にすることができ、消費電力の増加を抑制することができる。
【００６８】
なお、本発明は次のように任意に変更して具体化することも可能である。
（１）上記の形態では、パラレル−シリアル変換器３４を８個のシフトレジスタ５０Ａ〜５０Ｈを備えたものとしたが、シフトレジスタの数を任意に変更してもよい。この場合には、転送用ＦＩＦＯ３２から出力されるパラレルデータのビット幅を、パラレル−シリアル変換器３４をシフトレジスタの個数に応じて変更すればよい。
【００６９】
【発明の効果】
以上詳述したように、本発明は、データの転送速度を変化させるための回路構成を簡略化できるとともに、消費電力の増加を抑制することができる。
【図面の簡単な説明】
【図１】実施の形態のIEEE1394バスを用いたシステム構成図
【図２】パソコン内の構成を説明するためのブロック図
【図３】IEEE1394用プロトコルコントローラを説明するためのブロック図
【図４】リンク層処理回路及び物理層処理回路の一部を示すブロック図
【図５】転送用ＦＩＦＯを示すブロック図
【図６】パラレル−シリアル変換器及びＤＳエンコーダを示すブロック図
【図７】パラレル−シリアル変換器へのデータのロードを示す説明図
【図８】転送速度制御部を示すブロック図
【図９】ＤＳエンコーダの処理を示す波形図
【図１０】データ転送のタイミングを示すタイムチャート
【図１１】データ転送のタイミングを示すタイムチャート
【図１２】データ転送のタイミングを示すタイムチャート
【図１３】従来のリンク層処理回路及び物理層処理回路を示すブロック図
【図１４】従来のＤＳエンコーダを示すブロック図
【図１５】従来のＤＳエンコーダの処理を示す波形図
【符号の説明】
３２ 転送用データ記憶手段としての転送用ＦＩＦＯ
３４ パラレル−シリアル変換器
３５ ＤＳエンコーダ
３５Ａ データセレクタ
３５Ｂ ストローブセレクタ
５０Ａ〜５０Ｈ シフトレジスタ
【発明の属する技術分野】
本発明は、データ処理装置におけるインタフェース回路に係り、詳しくはシリアルインタフェースの規格であるIEEE1394に準拠したデータ処理装置におけるインタフェース回路に関する。
【０００２】
近年、マルチメディア化に伴って、パーソナルコンピュータと周辺機器間におけるデータ転送量の増大化及び転送速度の高速化が要求されている。特に、大量の音声や画像データを扱うデジタルビデオカメラ、デジタルＶＴＲ、カラーページプリンタ等の周辺機器とパーソナルコンピュータとを結ぶインタフェース回路については、シリアルインタフェースの一つであるIEEE1394が注目されている。
【０００３】
【従来の技術】
従来、IEEE1394プロトコルによるデータ転送はシリアル方式であり、図１３は、従来のIEEE1394プロトコルコントローラの一部を示す。リンク層処理回路７１は、図示しないＭＰＵインタフェースを介してマイクロプロセッシングユニット（ＭＰＵ）に接続され、ｎビット幅のパラレルデータ及びヘッダを入力する。ヘッダとはデータの先頭に付加されてパケットを構成するデータであり、該パケットの宛先の情報や、該パケットを構成するデータのバイト数の情報等を設定したものである。
【０００４】
リンク層処理回路７１はパケット生成回路７２及び転送用ＦＩＦＯメモリ（以下、単にＦＩＦＯという）７３を備える。パケット生成回路７２及び転送用ＦＩＦＯ７３には動作クロックＣＬＫ１０が供給されている。パケット生成回路７２は、動作クロックＣＬＫ１０に基づいて動作し、ＭＰＵから供給されたデータの先頭にヘッダを付加するとともに、データの末尾に誤り訂正符号データを付加することによりｎビット幅のデータからなる送信用パケットを生成する。パケット生成回路７２は生成した送信用パケットを転送用ＦＩＦＯ７３に出力する。転送用ＦＩＦＯ７３は動作クロックＣＬＫ１０に基づいてｎビット幅のパケットデータの書き込み又は読み出しが行われる。
【０００５】
物理層処理回路７４は図示しないIEEE1394インタフェース及びIEEE1394バスケーブルを介して周辺機器（デジタルＶＴＲ、カラーページプリンタ、又は、デジタルビデオカメラ）と結ばれている。物理層処理回路７４は、リンク層処理回路７１から送信用パケットを入力する。物理層処理回路７４は、パラレル−シリアル変換器７５及びＤＳエンコーダ７６を備える。パラレル−シリアル変換器７５及びＤＳエンコーダ７６には動作クロックＣＬＫ１１が供給されている。動作クロックＣＬＫ１１は前記動作クロックＣＬＫ１０のｎ倍の周波数を持つ。パラレル−シリアル変換器７５は動作クロックＣＬＫ１１に基づいて動作し、ｎビット幅を持つパラレルデータを１ビット幅のシリアルデータに変換する。
【０００６】
ＤＳエンコーダ７６は動作クロックＣＬＫ１１に基づいてパラレル−シリアル変換器７５から出力されるシリアルのデータＤＡＴＡを順次入力し、該データＤＡＴＡに基づいて図１５に示すストローブデータＳＴＲＢを生成する。ＤＳエンコーダ７６は動作クロックＣＬＫ１１に基づいてシリアルのデータＤＡＴＡ及びストローブデータＳＴＲＢをIEEE1394インタフェース及びIEEE1394バスケーブルを介して周辺機器に転送する。
【０００７】
図１４はＤＳエンコーダ７６の詳細を示す。ＤＳエンコーダ７６は、２個のデータフリップフロップ（以下、ＤＦＦという）７７，７８と、２個の排他的論理和回路（ＥＯＲ回路）７９，８０とを備える。ＤＦＦ７７のデータ端子Ｄにはパラレル−シリアル変換器７５から出力されるシリアルデータＤＡＴＡが入力され、クロック端子ＣＫには動作クロック（転送クロック）ＣＬＫ１１が入力されている。ＤＦＦ７７は動作クロックＣＬＫ１１の立ち上がりエッジが入力される毎にシリアルデータＤＡＴＡをラッチし、出力端子ＱからデータＤＡＴＡとして出力する。
【０００８】
ＥＯＲ回路７９はシリアルデータＤＡＴＡと、ＤＦＦ７７のデータＤＡＴＡとを入力しており、両信号のレベルに基づく信号を出力する。ＥＯＲ回路８０はＥＯＲ回路７９の出力信号とＤＦＦ７８の反転出力信号とを入力しており、両信号のレベルに基づく信号を出力する。
【０００９】
ＤＦＦ７８のデータ端子ＤにはＥＯＲ回路８０の出力信号が入力され、クロック端子ＣＫには動作クロック（転送クロック）ＣＬＫ１１が入力されている。ＤＦＦ７８は動作クロックＣＬＫ１１の立ち上がりエッジが入力される毎にＥＯＲ回路８０の出力信号をラッチし、出力端子ＱからストローブデータＳＴＲＢとして出力する。
【００１０】
従って、図１５に示すように、ストローブデータＳＴＲＢのレベルはデータＤＡＴＡのレベルに対して動作クロックＣＬＫ１１の１周期毎に一致、不一致を交互に繰り返すものとなる。
【００１１】
従って、送信先の周辺機器は、シリアルデータＤＡＴＡ及びストローブデータＳＴＲＢの排他的論理和をとることにより、転送クロックＣＬＫ１１の２分の１の周波数を持つ信号ＤＡＴＡ＾ＳＴＲＢを生成することができる。すなわち、送信元の機器における転送クロックＣＬＫ１１を再生することができる。
【００１２】
このように、物理層処理回路７４の動作クロックＣＬＫ１１はリンク層処理回路７１の動作クロックＣＬＫ１０のｎ倍の周波数を持つことが必要となり、パラレル−シリアル変換とＤＳエンコードに高速動作が要求される。また、IEEE1394プロトコルでは、複数の転送速度が規定されており、転送速度を変更するためには動作クロックＣＬＫ１０の周波数を変更することにより、パケット生成回路７２、転送用ＦＩＦＯ７３、パラレル−シリアル変換器７５、及びＤＳエンコーダ７６を動作させる必要がある。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のパラレル−シリアル変換器７５は動作クロックＣＬＫ１０のｎ倍の周波数を持つ動作クロックＣＬＫ１１に基づいて動作するため、動作クロックＣＬＫ１０の周波数を切り換えるためのタイミングがとりにくくなり、そのための回路が複雑化するという問題がある。
【００１４】
また、従来のIEEE1394プロトコルコントローラではリンク層処理回路７１及び物理層処理回路７４は動作クロックＣＬＫ１０及びＣＬＫ１１の周波数を変更することによってデータの転送速度を変更するようにしている。動作クロックＣＬＫ１０の周波数の増加に伴ってリンク層処理回路７１におけるパケット生成回路７２、転送用ＦＩＦＯ７３の消費電力が増加し、動作クロックＣＬＫ１１の周波数の増加に伴って物理層処理回路７４におけるパラレル−シリアル変換器７５の消費電力が増加する。
【００１５】
本発明は上記問題点を解決するためになされたものであって、その目的は、データの転送速度を変化させるための回路構成を簡略化できるとともに、消費電力の増加を抑制することができるデータ転送装置及びデータ転送方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するため、請求項１の発明は、パラレルデータをシリアルデータとして第１のデータ転送速度で転送するデータ転送装置において、パラレルデータを保持するとともに、該パラレルデータを複数に分割して出力するリンク層処理回路と、前記分割されたパラレルデータをシリアルデータに変換して出力する物理層処理回路とを備え、前記物理層処理回路は、複数のシフトレジスタで構成されており、前記第１のデータ転送速度が第１の速度である場合には前記複数のシフトレジスタの全てで前記分割されたパラレルデータを保持し、前記第１のデータ転送速度が前記第１の速度よりも低速な第２の速度である場合には前記複数のシフトレジスタにおける一部のシフトレジスタで前記分割されたパラレルデータを保持する第１の記憶手段と、該第１の記憶手段から出力されたパラレルデータをシリアルデータに変換して順次出力するデータセレクタと、前記第１の記憶手段から出力されたパラレルデータに基づいてストローブデータを生成して出力するストローブセレクタと、前記複数のシフトレジスタを前記第１のデータ転送速度よりも遅い第２のデータ転送速度でシフト動作するように制御する転送速度制御回路とを備える。
【００１７】
請求項２の発明は、前記リンク層処理回路は、前記パラレルデータを保持する第２の記憶手段と、前記第２の記憶手段から出力されたパラレルデータを分割して前記物理層処理回路に出力するセレクタとを有するものとした。
【００１８】
請求項３の発明は、前記転送速度制御回路は、前記第２の記憶手段を前記第２のデータ転送速度よりも遅い第３のデータ転送速度で動作するように制御するものとした。
請求項４の発明は、前記転送速度制御回路は、転送速度制御信号に基づいて、内部クロックを分周して前記複数のシフトレジスタ又は前記リンク層処理回路に供給するものとした。
請求項５の発明は、パラレルデータをシリアルデータに変換して第１のデータ転送速度で転送するデータ転送方法において、パラレルデータを保持するとともに複数に分割し、前記第１のデータ転送速度が第１の速度である場合には複数のシフトレジスタで構成される記憶手段の全てで前記分割されたパラレルデータを保持し、前記第１のデータ転送速度が前記第１の速度よりも低速な第２の速度である場合には前記記憶手段における一部のシフトレジスタで前記分割されたパラレルデータを保持し、前記記憶手段に記憶されたパラレルデータをシリアルデータに変換して順次出力し、前記記憶手段から出力されるパラレルデータに基づいてストローブデータを生成して出力し、前記複数のシフトレジスタを前記第１のデータ転送速度よりも遅い第２のデータ転送速度でシフト動作するように制御するようにした。
【００１９】
（作用）
本発明では、パラレル−シリアル変換器は転送データの転送速度よりも遅い速度でシフト動作するための転送速度が変化してもパラレル−シリアル変換器の消費電力の増加が抑制される。また、転送速度を切り換えるための回路構成が簡略化される。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図１〜図１２に従って説明する。
図１は、シリアルインタフェースの一つであるIEEE1394に準拠したシステム構成を示す。図１において、パーソナルコンピュータ（以下、パソコンという）１、外部周辺機器としてのデジタルＶＴＲ２、同じく周辺機器としてのカラーページプリンタ３、及び、同じく周辺機器としてのデジタルビデオカメラ４は、IEEE1394バスケーブル（以下、IEEE1394バスという）５を介して互いに接続されている。パソコン１、デジタルＶＴＲ２、カラーページプリンタ３、及び、デジタルビデオカメラ４は、IEEE1394に準拠したデータ転送を可能にするためのIEEE1394プロトコルコントローラをそれぞれ備えている。
【００２２】
図２は、パソコン１に設けたIEEE1394に準拠したシステムの構成を示すブロック回路である。パソコン１は、IEEE1394用プロトコルコントローラ（以下、ＩＰＣという）１１、内部装置としてのマイクロプロセッシングユニット（以下、ＭＰＵという）１２、及び、内部装置としての２個の第１及び第２ＤＭＡ（Direct Memory Access）コントローラ１３，１４を備えている。ＩＰＣ１１、ＭＰＵ１２、第１ＤＭＡコントローラ（以下、第１ＤＭＡＣという）１３、及び第２ＤＭＡコントローラ（以下、第２ＤＭＡＣという）１４は、それぞれワンチップの半導体集積回路装置（ＬＳＩ）にて形成されている。
【００２３】
ＩＰＣ１１は、ＭＰＵ１２、第１ＤＭＡＣ１３及び第２ＤＭＡＣ１４との間でデータの授受を行う。又、ＩＰＣ１１は、IEEE1394バス５を介して前記デジタルＶＴＲ２、カラーページプリンタ３、及び、デジタルビデオカメラ４に備えられたIEEE1394用プロトコルコントローラ（ＩＰＣ）と結ばれている。
【００２４】
図３は、ＩＰＣ１１を説明するためのブロック回路を示す。ＩＰＣ１１は、物理層処理回路２０、リンク層処理回路２１、第１及び第２送信パケット処理回路２２ａ，２２ｂ、第１及び第２受信パケット処理回路２３ａ，２３ｂ、ＦＩＦＯよりなる第１〜第４格納メモリ（第１〜第４ＦＩＦＯ）２４ａ〜２４ｄ、制御内部レジスタ２５、第１及び第２の１３９４用インタフェース（以下、第１及び第２の１３９４用Ｉ／Ｆという）２６ａ，２６ｂ、アイソクロナスデータ送信用インタフェース（以下、Isoc送信用Ｉ／Ｆという）２７ａ、アイソクロナスデータ受信用インタフェース（以下、Isoc受信用Ｉ／Ｆという）２８ａ、エイシンクロナスデータ送信用インタフェース（以下、Asyn送信用Ｉ／Ｆという）２７ｂ、エイシンクロナスデータ受信用インタフェース（以下、Asyn受信用Ｉ／Ｆという）２８ｂ、及び、ＭＰＵインタフェース（以下、ＭＰＵＩ／Ｆという）２９を備えている。
【００２５】
第１の１３９４用Ｉ／Ｆ２６ａは、前記IEEE1394バス５を介して前記デジタルＶＴＲ２に接続されて、物理層処理回路２０とデジタルＶＴＲ２のＩＰＣとの間でアイソクロナス転送（Isoc転送）モードにおけるパケット（以下、Isocパケットという）と、エイシンクロナス転送（Asyn転送）モードにおけるパケット（以下、Asynパケットという）の遣り取りを行う。第２の１３９４用Ｉ／Ｆ２６ｂは、前記IEEE1394バス５を介して前記カラーページプリンタ３に接続されて、物理層処理回路２０とカラーページプリンタ３のＩＰＣとの間でIsoc転送モードにおけるIsocパケットと、Asyn転送モードにおけるAsynパケットの遣り取りを行う。
【００２６】
Isoc送信用Ｉ／Ｆ２７ａは、前記第１ＤＭＡＣ１３に接続され、第１ＤＡＭＣ１３からIsoc転送モードで送信するための転送データ（Isocパケット）を第１ＦＩＦＯ２４ａに渡す。Isoc受信用Ｉ／Ｆ２８ａは、前記第１ＤＭＡＣ１３に接続され、第２ＦＩＦＯ２４ｂに格納されたIsoc転送モードで受信した転送データ（Isocパケット）を第１ＤＭＡＣ１３に渡す。
【００２７】
Asyn送信用Ｉ／Ｆ２７ｂは、前記第２ＤＭＡＣ１４に接続され、第２ＤＭＡＣ１４からAsyn転送モードで送信するための転送データ（Asynパケット）を第３ＦＩＦＯ２４ｃに渡す。Asyn受信用Ｉ／Ｆ２８ｂは、前記第２ＤＭＡＣ１４に接続され、第４ＦＩＦＯ２４ｄに格納されたAsyn転送モードで受信した転送データ（Asynパケット３２）を第２ＤＭＡＣ１４に渡す。ＭＰＵＩ／Ｆ２９は、前記ＭＰＵ１２と接続され、該ＭＰＵ１２と制御内部レジスタ２５の間において各種のコマンドデータ等の遣り取りを行う。
【００２８】
物理層処理回路２０は、第１及び第２の１３９４用Ｉ／Ｆ２６ａ，２６ｂが受信したIsocパケット及びAsynパケットを入力しリンク層処理回路２１に出力する。又、物理層処理回路２０は、リンク層処理回路２１から送信用のIsocパケット及び送信用のAsynパケットを入力する。そして、物理層処理回路２０は、該Isocパケット及びAsynパケットを第１又は第２の１３９４用Ｉ／Ｆ２６ａ，２６ｂを介してその送信先のデジタルＶＴＲ２、カラーページプリンタ３、又は、デジタルビデオカメラ４に送信する。
【００２９】
リンク層処理回路２１は、物理層処理回路２０から受信したIsocパケット及びAsynパケットを入力する。リンク層処理回路２１は、Isocパケット及びAsynパケットの先頭に付したヘッダの内容に基づいて自身（パソコン１）宛のパケットかどうか判断し、自身宛のパケットであれば該Isocパケット及びAsynパケットを第１又は第２受信パケット処理回路２３ａ，２３ｂに供給する。
【００３０】
リンク層処理回路２１は、受信した自身宛のパケットがIsocパケットかAsynパケットかを該パケットに付加されたヘッダの内容に基づいて判断する。そして、リンク層処理回路２１は、受信したパケットがIsocパケットの場合には該Isocパケットを第１受信パケット処理回路２３ａに供給する。受信したパケットがAsynパケットの場合には、リンク層処理回路２１は該Asynパケットを第２受信パケット処理回路２３ｂに供給する。
【００３１】
又、リンク層処理回路２１は、第１送信パケット処理回路２２ａから送信用のIsocパケットが供給されるとともに、第２送信パケット処理回路２２ｂから送信用のAsynパケットが供給される。
【００３２】
第１受信パケット処理回路２３ａは、リンク層処理回路２１から受信したIsocパケットを供給される。第１受信パケット処理回路２３ａは、受信したIsocパケットについて誤り訂正のチェック処理を行う。つまり、本実施の形態では、Isocパケットのヘッダとデータについてそれぞれ別々に誤り訂正のための処理を行う。第１受信パケット処理回路２３ａは、誤り訂正処理したIsocパケットを第２ＦＩＦＯ２４ｂに供給する。
【００３３】
第２ＦＩＦＯ２４ｂは、誤り訂正処理された確実なIsocパケットを入力し、入力された順に次段のIsoc受信用Ｉ／Ｆ２８ａに出力する。Isoc受信用Ｉ／Ｆ２８ａは、ヘッダとデータとからなるIsocパケットを前記したように第１ＤＭＡＣ１３に渡す。
【００３４】
第２受信パケット処理回路２３ｂは、リンク層処理回路２１から受信したAsynパケットを供給される。第２受信パケット処理回路２３ｂは、受信したAsynパケットについて誤り訂正のチェック処理を行う。そして、前記と同様に、Asynパケットのヘッダとデータについてそれぞれ別々に誤り訂正のための処理を行う。第２受信パケット処理回路２３ｂは、誤り訂正処理したAsynパケットを第４ＦＩＦＯ２４ｄに供給する。
【００３５】
第４ＦＩＦＯ２４ｄは、誤り訂正処理された確実なAsynパケットを入力し、入力された順に次段のAsyn受信用Ｉ／Ｆ２８ｂに出力する。Asyn受信用Ｉ／Ｆ２８ｂは、ヘッダとデータとからなるAsynパケットを前記したように第２ＤＭＡＣ１４に渡す。
【００３６】
第１ＦＩＦＯ２４ａは、前記Isoc送信用Ｉ／Ｆ２７ａを介して前記第１ＤＭＡＣ１３からIsoc転送モードで送信するための送信用のIsocパケットを入力し、入力した順に前記第１送信パケット処理回路２２ａに供給する。第１送信パケット処理回路２２ａは、順次入力されてくるIsocパケットについて誤り訂正符号を生成する。つまり、本実施の形態では、Isocパケットのヘッダとデータについてそれぞれ別々に誤り訂正符号を生成付加する処理を行う。第１送信パケット処理回路２２ａは、ヘッダ及びIsocデータに対してそれぞれ生成した誤り訂正符号を付加したIsocパケットを前記リンク層処理回路２１に供給する。
【００３７】
第３ＦＩＦＯ２４ｃは、前記Asyn送信用Ｉ／Ｆ２７ｂを介して前記第２ＤＭＡＣ１４からAsyn転送モードで送信するための送信用のAsynパケットを入力し、入力した順に前記第２送信パケット処理回路２２ｂに供給する。第２送信パケット処理回路２２ｂは、順次入力されてくるAsynパケットについて誤り訂正符号を生成する。そして、前記と同様に、Asynパケットのヘッダとデータについてそれぞれ別々に誤り訂正符号を生成付加する処理を行う。第２送信パケット処理回路２２ｂは、ヘッダ及びAsynデータに対してそれぞれ生成した誤り訂正符号を付加したAsynパケットを前記リンク層処理回路２１に供給する。
【００３８】
前記制御内部レジスタ２５は、ＭＰＵＩ／Ｆ２９とリンク処理回路２１との間に設けられている。制御内部レジスタ２５は、前記ＭＰＵ１２とＩＰＣ１１との間で行われる各種コマンド等の制御データが一時記憶される。そして、ＭＰＵＩ／Ｆ２９を介して入力されるＭＰＵ１２からの制御データは、リンク層処理回路２１にて読み出され転送制御処理のための制御動作をＩＰＣ１１に実行させる。又、リンク層処理回路２１からの制御データは、ＭＰＵ１２にて読み出され転送制御処理のための制御動作をＭＰＵ１２に実行させる。
【００３９】
次に、物理層処理回路２０及びリンク層処理回路２１を図４に従って説明する。物理層処理回路２０は、パラレル−シリアル変換器３４、ＤＳエンコーダ３５、及び転送速度制御回路３６を備える。
【００４０】
転送速度制御回路３６は所定の周波数（本形態では４００ＭHz）の内部クロックＣＬＫ１を入力するとともに、転送速度制御信号ＳＰ１，ＳＰ２を入力する。IEEE1394プロトコルでは１００Ｍｂｐｓ（メガビット／秒），２００Ｍｂｐｓ，４００Ｍｂｐｓの３種類の転送速度が規定されており、転送速度制御信号ＳＰ１がアクティブレベルの場合には、転送速度は１００Ｍｂｐｓであり、転送速度制御信号ＳＰ２がアクティブレベルの場合には、転送速度は２００Ｍｂｐｓであり、転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでない場合には、転送速度は４００Ｍｂｐｓである。
【００４１】
転送速度制御回路３６は内部クロックＣＬＫ１の周波数をｎ分の１に分周した動作クロックＣＬＫ２を生成するとともに、内部クロックＣＬＫ１の周波数をｍ分の１に分周した動作クロックＣＬＫ３を生成する。本形態では、動作クロックＣＬＫ２は内部クロックＣＬＫ１の周波数を３２分の１に分周した信号であり、動作クロックＣＬＫ３は内部クロックＣＬＫ１の周波数を８分の１に分周した信号である。
【００４２】
図８に示すように、転送速度制御回路３６は８ビットの巡回型カウンタ６０と、信号マスク回路６１とを備える。巡回型カウンタ６０の初期値として、転送速度制御信号ＳＰ１がアクティブレベルである場合には「１００００１１１」が設定され、転送速度制御信号ＳＰ２がアクティブレベルである場合には「１００００００１」が設定され、転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでない場合には「１０００００００」が設定される。巡回型カウンタ６０は内部クロックＣＬＫ１のパルスが入力される毎に順次右にシフトさせるとともに、出力信号Ｑ１〜Ｑ８を出力する。
【００４３】
信号マスク回路６１は巡回型カウンタ６０の出力信号Ｑ１〜Ｑ８を入力するとともに、転送速度制御信号ＳＰ１，ＳＰ２を入力している。信号マスク回路６１は、転送速度制御信号ＳＰ１，ＳＰ２のレベルに基づいて各信号Ｑ１〜Ｑ８に対応する選択信号Ｓ１〜Ｓ８を出力するようになっている。転送速度制御信号ＳＰ１がアクティブレベルの場合には、信号マスク回路６１は信号Ｑ２〜Ｑ４，Ｑ６〜Ｑ８をマスクし、信号Ｑ１，Ｑ５のみを選択信号Ｓ１，Ｓ５として出力させる。転送速度制御信号ＳＰ２がアクティブレベルの場合には、信号マスク回路６１は信号Ｑ２，Ｑ４，Ｑ６，Ｑ８をマスクし、信号Ｑ１，Ｑ３，Ｑ５，Ｑ７を選択信号Ｓ１，Ｓ３，Ｓ５，Ｓ７として出力させる。さらに、転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでない場合には、信号マスク回路６１は信号Ｑ１〜Ｑ８を選択信号Ｓ１〜Ｓ８として出力させる。
【００４４】
パラレル−シリアル変換器３４には物理層処理回路２０における転送速度制御回路３６から動作クロックＣＬＫ３が供給されるとともに、転送速度制御信号ＳＰ１，ＳＰ２が供給されており、パラレル−シリアル変換器３４は動作クロックＣＬＫ３に基づいて転送速度よりも遅い第１の速度にて動作する。
【００４５】
図６に示すように、パラレル−シリアル変換器３４は８本の４ビットよりなるシフトレジスタ５０Ａ〜５０Ｈ及びセレクタ５１Ａ〜５１Ｈを備える。各シフトレジスタ５０Ａ〜５０Ｈには前記動作クロックＣＬＫ３が入力され、各シフトレジスタ５０Ａ〜５０Ｈは最後段のレジスタから出力信号Ｑ及び反転出力信号ＸＱとを出力する。セレクタ５１Ａ〜５１Ｈはシフトレジスタ５０Ａ〜５０Ｈの出力信号Ｑと反転出力信号ＸＱとを入力し、前記転送速度制御信号ＳＰ１，ＳＰ２のレベルに基づいて出力信号Ｑ又は反転出力信号ＸＱのいずれかを選択し出力するようになっている。
【００４６】
図６に示すように、ＤＳエンコーダ３５はデータセレクタ３５Ａとストローブセレクタ３５Ｂとからなる。データセレクタ３５Ａは前記パラレル−シリアル変換器３４のシフトレジスタ５０Ａ〜５０Ｈの出力信号Ｑをそれぞれ入力するスイッチ５２Ａ〜５２Ｈと、１つのバッファ５３とを備える。スイッチ５２Ａ〜５２Ｈには前記選択信号Ｓ１〜Ｓ８が入力されており、スイッチ５２Ａ〜５２Ｈは対応する選択信号Ｓ１〜Ｓ８がＨレベルになるとオンして対応するシフトレジスタ５０Ａ〜５０Ｈの出力信号Ｑをバッファ５３に出力する。バッファ５３はオンしたスイッチ５２Ａ〜５２Ｈを介して入力される信号をデータ信号ＤＡＴＡとして出力する。
【００４７】
ストローブセレクタ３５Ｂは前記パラレル−シリアル変換器３４のセレクタ５１Ａ〜５１Ｈの出力信号を入力するスイッチ５４Ａ〜５４Ｈと、１つのバッファ５５とを備える。スイッチ５４Ａ〜５４Ｈにも前記選択信号Ｓ１〜Ｓ８が入力されており、スイッチ５４Ａ〜５４Ｈは対応する選択信号Ｓ１〜Ｓ８がＨレベルになるとオンして対応するセレクタ５１Ａ〜５１Ｈの出力信号をバッファ５５に出力する。バッファ５５はオンしたスイッチ５４Ａ〜５４Ｈを介して入力される信号をストローブデータ信号ＳＴＲＢとして出力する。
【００４８】
リンク層処理回路２１は転送用データ記憶手段としての転送用ＦＩＦＯ３２とセレクタ３３とを備える。転送用ＦＩＦＯ３２には前記第１送信パケット処理回路２２ａからｎビット（本形態では３２ビット）幅のデータよりなる送信用パケットが供給されている。転送用ＦＩＦＯ３２には物理層処理回路２０における転送速度制御回路３６から動作クロックＣＬＫ２が供給されるとともに、転送速度制御信号ＳＰ１，ＳＰ２が供給されており、転送用ＦＩＦＯ３２は動作クロックＣＬＫ２に基づいて前記パラレル−シリアル変換器３４の動作速度である第１の速度よりも遅い第２の速度にて動作する。
【００４９】
図５に示すように、転送用ＦＩＦＯ３２はＲＡＭセルアレイ４０、ライトポインタ４２及びリードポインタ４３からなる。IEEE1394プロトコルにおけるパケットは３２ビット単位であるため、ＲＡＭセルアレイ４０は１アドレスが３２ビット構成の複数の記憶領域４１を備える。各記憶領域４１は８ビット単位の４つのバンク４０Ａ，４０Ｂ，４０Ｃ，４０Ｄからなる。
【００５０】
従って、ＲＡＭセルアレイ４０へのデータの書き込み時には、ライトクロックＷＣＫ（＝ＣＬＫ２）に基づいてライトポインタ４２が１アドレスずつインクリメントされ、４つのバンク４０Ａ，４０Ｂ，４０Ｃ，４０Ｄのワード線が一斉に活性化され、各記憶領域４１に３２ビット単位でデータが書き込まれる。
【００５１】
リードポインタ４３はバンクポインタ４４を備えている。リードポインタ４３にはリードクロックＲＣＫ（＝ＣＬＫ２）が供給されるとともに、転送速度制御信号ＳＰ１，ＳＰ２が供給される。
【００５２】
バンクポインタ４４は２ビットのカウンタである。転送速度制御信号ＳＰ１がアクティブレベルの場合にはバンクポインタ４４はリードクロックＲＣＫ（＝ＣＬＫ２）が入力される毎に０〜３をカウントし、カウンタ値が３のときキャリ信号を出力する。転送速度制御信号ＳＰ２がアクティブレベルの場合にはバンクポインタ４４はリードクロックＲＣＫ（＝ＣＬＫ２）が入力される毎に０，２を繰り返しカウントし、カウンタ値が２のときキャリ信号を出力する。転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでない場合にはバンクポインタ４４は動作せず、キャリ信号を常に出力する。
【００５３】
バンクポインタ４４からキャリ信号が出力されているとき、リードポインタ４３はリードクロックＲＣＫ（＝ＣＬＫ２）が入力される毎に１アドレスずつインクリメントされる。
【００５４】
従って、ＲＡＭセルアレイ４０からのデータの読み出し時には、リードクロックＲＣＫに基づいて４つのバンク４０Ａ，４０Ｂ，４０Ｃ，４０Ｄのワード線が一斉に活性化され、各記憶領域４１から３２ビット単位のデータが読み出されるが、転送速度制御信号ＳＰ１，ＳＰ２に基づいてセンスアンプ部において出力される本数が変化するようになっている。すなわち、転送速度制御信号ＳＰ１がアクティブレベルの場合には出力端子Ｄ０〜Ｄ３１のうち、８本の出力端子Ｄ０〜Ｄ７にバンクポインタ４４のカウンタ値に対応するバンクのデータが出力される。転送速度制御信号ＳＰ２がアクティブレベルの場合には８本の出力端子Ｄ０〜Ｄ７にバンクポインタ４４のカウンタ値に対応するバンクのデータが出力され、出力端子Ｄ８〜Ｄ１５にバンクポインタ４４のカウンタ値に１を加えた値に対応するバンクのデータが出力される。転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでない場合には出力端子Ｄ０〜Ｄ７にバンク４０Ａのデータが、出力端子Ｄ８〜Ｄ１５にバンク４０Ｂのデータが、出力端子Ｄ１６〜Ｄ２３にバンク４０Ｃのデータが、さらに出力端子Ｄ２４〜Ｄ３１にバンク４０Ｄのデータが出力される。すなわち、データの最上位ビットをＤ０とすると、各転送速度において、上位からデータが存在し、ビット幅が越えている部分は０となる。
【００５５】
セレクタ３３は転送用ＦＩＦＯ３２から出力されるデータが入力されるとともに、転送速度制御信号ＳＰ１，ＳＰ２が入力されている。転送速度制御信号ＳＰ１がアクティブレベルである場合には、セレクタ３３は図７（ａ）に示すように、転送用ＦＩＦＯ３２の出力端子Ｄ０，Ｄ２，Ｄ４，Ｄ６から出力されたデータをシフトレジスタ５０Ａにパラレルにロードするとともに、出力端子Ｄ１，Ｄ３，Ｄ５，Ｄ７から出力されたデータをシフトレジスタ５０Ｅにパラレルにロードする。
【００５６】
転送速度制御信号ＳＰ２がアクティブレベルである場合には、セレクタ３３は図７（ｂ）に示すように、転送用ＦＩＦＯ３２の出力端子Ｄ０，Ｄ４，Ｄ８，Ｄ１２から出力されたデータをシフトレジスタ５０Ａにパラレルにロードし、出力端子Ｄ１，Ｄ５，Ｄ９，Ｄ１３から出力されたデータをシフトレジスタ５０Ｃにパラレルにロードし、出力端子Ｄ２，Ｄ６，Ｄ１０，Ｄ１４から出力されたデータをシフトレジスタ５０Ｅにパラレルにロードし、出力端子Ｄ３，Ｄ７，Ｄ１１，Ｄ１５から出力されたデータをシフトレジスタ５０Ｇにパラレルにロードする。
【００５７】
転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでない場合には、セレクタ３３は図７（ｃ）に示すように、転送用ＦＩＦＯ３２の出力端子Ｄ０，Ｄ８，Ｄ１６，Ｄ２４から出力されたデータをシフトレジスタ５０Ａにパラレルにロードし、出力端子Ｄ１，Ｄ９，Ｄ１７，Ｄ２５から出力されたデータをシフトレジスタ５０Ｂにパラレルにロードし、出力端子Ｄ２，Ｄ１０，Ｄ１８，Ｄ２６から出力されたデータをシフトレジスタ５０Ｃにパラレルにロードし、出力端子Ｄ３，Ｄ１１，Ｄ１９，Ｄ２７から出力されたデータをシフトレジスタ５０Ｄにパラレルにロードする。また、セレクタ３３は出力端子Ｄ４，Ｄ１２，Ｄ２０，Ｄ２８から出力されたデータをシフトレジスタ５０Ｅにパラレルにロードし、出力端子Ｄ５，Ｄ１３，Ｄ２１，Ｄ２９から出力されたデータをシフトレジスタ５０Ｆにパラレルにロードし、出力端子Ｄ６，Ｄ１４，Ｄ２２，Ｄ３０から出力されたデータをシフトレジスタ５０Ｇにパラレルにロードし、出力端子Ｄ７，Ｄ１５，Ｄ２３，Ｄ３１から出力されたデータをシフトレジスタ５０Ｈにパラレルにロードする。
【００５８】
次に上記のように構成したＩＰＣ１１におけるリンク層処理回路２１及び物理層処理回路２０の送信時の作用を図１０〜１２に従って説明する。
今、パソコン１が送信側であり、第１ＤＭＡＣ１３からIsoc転送モードで送信するための転送データ（Isocパケット）がIsoc送信用Ｉ／Ｆ２７ａ及び第１ＦＩＦＯ２４ａを介して第１送信パケット処理回路２２ａに渡される。送信用のIsocパケットは第１送信パケット処理回路２２ａによって、Isocパケットのヘッダとデータについてそれぞれ別々に誤り訂正符号が生成されて付加される。ヘッダ及びIsocデータに対してそれぞれ生成した誤り訂正符号を付加したIsocパケットがリンク層処理回路２１に供給され、転送用ＦＩＦＯ３２に格納される。
【００５９】
このとき、転送速度制御信号ＳＰ２がアクティブレベルであって、転送速度が２００Ｍｂｐｓであるとする。すると、リードクロックＲＣＫが入力される毎に、転送用ＦＩＦＯ３２からはバンク４０Ａ，４０Ｂの１６ビットのデータと、バンク４０Ｃ，４０Ｄの１６ビットのデータとが交互に出力される。このとき、セレクタ３３によって転送用ＦＩＦＯ３２の出力端子Ｄ０，Ｄ４，Ｄ８，Ｄ１２から出力されたデータはシフトレジスタ５０Ａにパラレルにロードされ、出力端子Ｄ１，Ｄ５，Ｄ９，Ｄ１３から出力されたデータはシフトレジスタ５０Ｃにパラレルにロードされ、出力端子Ｄ２，Ｄ６，Ｄ１０，Ｄ１４から出力されたデータはシフトレジスタ５０Ｅにパラレルにロードされ、出力端子Ｄ３，Ｄ７，Ｄ１１，Ｄ１５から出力されたデータはシフトレジスタ５０Ｇにパラレルにロードされる。
【００６０】
動作クロックＣＬＫ３が入力される毎に、シフトレジスタ５０Ａ，５０Ｃ，５０Ｅ，５０Ｇのデータはシフトされる。転送速度制御信号ＳＰ２がアクティブレベルであるため、セレクタ５１Ａ，５１Ｅはそれぞれシフトレジスタ５０Ａ，５０Ｅの出力信号Ｑを選択して出力し、セレクタ５１Ｃ，５１Ｇはそれぞれシフトレジスタ５０Ｃ，５１Ｇの反転出力信号ＸＱを選択して出力する。
【００６１】
転送速度制御信号ＳＰ２がアクティブレベルであるため、転送速度制御回路３６からは選択信号Ｓ１，Ｓ３，Ｓ５，Ｓ７のみが出力される。選択信号Ｓ１，Ｓ３，Ｓ５，Ｓ７が順次Ｈレベルになるのに伴ってデータセレクタ３５Ａにおけるスイッチ５２Ａ，５２Ｃ，５２Ｅ，５２Ｇが順次オンし、対応するシフトレジスタ５０Ａ，５０Ｃ，５０Ｅ，５０Ｇの出力信号Ｑがバッファ５３を介してデータ信号ＤＡＴＡとして出力される。一方、選択信号Ｓ１，Ｓ３，Ｓ５，Ｓ７が順次Ｈレベルになるのに伴ってストローブセレクタ３５Ｂにおけるスイッチ５４Ａ，５４Ｃ，５４Ｅ，５４Ｇが順次オンし、シフトレジスタ５０Ａの出力信号Ｑ、シフトレジスタ５０Ｃの反転出力信号ＸＱ、シフトレジスタ５０Ｅの出力信号Ｑ、シフトレジスタ５０Ｇの反転出力信号ＸＱがバッファ５５を介してストローブデータ信号ＳＴＲＢとして出力される。すなわち、シフトレジスタ５０Ａ，５０Ｃ，５０Ｅ，５０Ｇのシフト動作が行われる間に、データセレクタ３５Ａからは４ビットのデータ信号ＤＡＴＡが出力され、ストローブセレクタ３５Ｂからは４ビットのストローブデータ信号ＳＴＲＢが出力される。
【００６２】
また、転送速度制御信号ＳＰ１がアクティブレベルであって、転送速度が１００Ｍｂｐｓであるとする。すると、リードクロックＲＣＫが入力される毎に、転送用ＦＩＦＯ３２からはバンク４０Ａ，４０Ｂ，４０Ｃ，４０Ｄの８ビットのデータが順次出力される。このとき、セレクタ３３によって転送用ＦＩＦＯ３２の出力端子Ｄ０，Ｄ２，Ｄ６，Ｄ８から出力されたデータはシフトレジスタ５０Ａにパラレルにロードされ、出力端子Ｄ１，Ｄ３，Ｄ５，Ｄ７から出力されたデータはシフトレジスタ５０Ｅにパラレルにロードされる。
【００６３】
動作クロックＣＬＫ３が入力される毎に、シフトレジスタ５０Ａ，５０Ｅのデータはシフトされる。転送速度制御信号ＳＰ１がアクティブレベルであるため、セレクタ５１Ａはシフトレジスタ５０Ａの出力信号Ｑを選択して出力し、セレクタ５１Ｅはシフトレジスタ５０Ｅの反転出力信号ＸＱを選択して出力する。
【００６４】
転送速度制御信号ＳＰ１がアクティブレベルであるため、転送速度制御回路３６からは選択信号Ｓ１，Ｓ５のみが出力される。選択信号Ｓ１，Ｓ５が交互にＨレベルになるのに伴ってデータセレクタ３５Ａにおけるスイッチ５２Ａ，５２Ｅが交互にオンし、対応するシフトレジスタ５０Ａ，５０Ｅの出力信号Ｑがバッファ５３を介してデータ信号ＤＡＴＡとして出力される。一方、選択信号Ｓ１，Ｓ５が交互にＨレベルになるのに伴ってストローブセレクタ３５Ｂにおけるスイッチ５４Ａ，５４Ｅが交互にオンし、シフトレジスタ５０Ａの出力信号Ｑ、シフトレジスタ５０Ｅの反転出力信号ＸＱがバッファ５５を介してストローブデータ信号ＳＴＲＢとして出力される。すなわち、シフトレジスタ５０Ａ，５０Ｅのシフト動作が行われる間に、データセレクタ３５Ａからは２ビットのデータ信号ＤＡＴＡが出力され、ストローブセレクタ３５Ｂからは２ビットのストローブデータ信号ＳＴＲＢが出力される。
【００６５】
さらに、転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでなく、転送速度が４００Ｍｂｐｓであるとする。すると、リードクロックＲＣＫが入力される毎に、転送用ＦＩＦＯ３２からはバンク４０Ａ〜４０Ｄの３２ビットのデータが出力される。このとき、セレクタ３３によって転送用ＦＩＦＯ３２の出力端子Ｄ０，Ｄ８，Ｄ１６，Ｄ２４から出力されたデータはシフトレジスタ５０Ａにパラレルにロードされ、出力端子Ｄ１，Ｄ９，Ｄ１７，Ｄ２５から出力されたデータはシフトレジスタ５０Ｂにパラレルにロードされ、出力端子Ｄ２，Ｄ１０，Ｄ１８，Ｄ２６から出力されたデータせシフトレジスタ５０Ｃにパラレルにロードされ、出力端子Ｄ３，Ｄ１１，Ｄ１９，Ｄ２７から出力されたデータはシフトレジスタ５０Ｄにパラレルにロードされる。
【００６６】
動作クロックＣＬＫ３が入力される毎に、シフトレジスタ５０Ａ〜５０Ｈのデータはシフトされる。転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでないため、セレクタ５１Ａ，５１Ｃ，５１Ｅ，５１Ｇはそれぞれシフトレジスタ５０Ａ，５０Ｃ，５０Ｅ，５０Ｇの出力信号Ｑを選択して出力し、セレクタ５１Ｂ，５１Ｄ，５１Ｆ，５１Ｈはそれぞれシフトレジスタ５０Ｂ，５０Ｄ，５０Ｆ，５０Ｈの反転出力信号ＸＱを選択して出力する。
転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでないため、転送速度制御回路３６からは選択信号Ｓ１〜Ｓ８が出力される。選択信号Ｓ１〜Ｓ８が順次Ｈレベルになるのに伴ってデータセレクタ３５Ａにおけるスイッチ５２Ａ〜５２Ｈが順次オンし、対応するシフトレジスタ５０Ａ〜５０Ｈの出力信号Ｑがバッファ５３を介してデータ信号ＤＡＴＡとして出力される。一方、選択信号Ｓ１〜Ｓ８が順次Ｈレベルになるのに伴ってストローブセレクタ３５Ｂにおけるスイッチ５４Ａ〜５４Ｈが順次オンし、シフトレジスタ５０Ａの出力信号Ｑ、シフトレジスタ５０Ｂの反転出力信号ＸＱ、シフトレジスタ５０Ｃの出力信号Ｑ、シフトレジスタ５０Ｄの反転出力信号ＸＱ、シフトレジスタ５０Ｅの出力信号Ｑ、シフトレジスタ５０Ｆの反転出力信号ＸＱ、シフトレジスタ５０Ｇの出力信号Ｑ、シフトレジスタ５０Ｈの反転出力信号ＸＱがバッファ５５を介してストローブデータ信号ＳＴＲＢとして出力される。すなわち、シフトレジスタ５０Ａ〜５０Ｈのシフト動作が行われる間に、データセレクタ３５Ａからは８ビットのデータ信号ＤＡＴＡが出力され、ストローブセレクタ３５Ｂからは８ビットのストローブデータ信号ＳＴＲＢが出力される。
【００６７】
さて、本実施の形態は上記のように構成されているので、以下の効果がある。
（１）本実施に形態において、パラレル−シリアル変換器３４を８個のシフトレジスタ５０Ａ〜５０Ｈと８個のセレクタ５１Ａ〜５１Ｈにて構成し、データの転送速度に応じて転送用ＦＩＦＯ３２から出力されるデータのビット幅を切り換えるとともに、シフトレジスタ５０Ａ〜５０Ｈの数を切り換えて転送すべきデータをロードするようにした。そして、転送速度制御回路３６から出力される選択信号Ｓ１〜Ｓ８を切り換える速度を変化させることにより、転送速度を切り換えるようにした。そのため、転送用ＦＩＦＯ３２を最大転送速度に応じた内部クロックＣＬＫ１の周波数の３２分の１の周波数の動作クロックＣＬＫ２に基づいて動作させるとともに、パラレル−シリアル変換器３４を内部クロックＣＬＫ１の周波数の８分の１の周波数の動作クロックＣＬＫ３に基づいて動作させ、ＤＳエンコーダ３５のみをデータの転送速度で動作させることができる。よって、データ転送速度を切り換えるための回路構成が複雑化しないばかりでなく、転送用ＦＩＦＯ３２及びパラレル−シリアル変換器３４の消費電力を一定にすることができ、消費電力の増加を抑制することができる。
【００６８】
なお、本発明は次のように任意に変更して具体化することも可能である。
（１）上記の形態では、パラレル−シリアル変換器３４を８個のシフトレジスタ５０Ａ〜５０Ｈを備えたものとしたが、シフトレジスタの数を任意に変更してもよい。この場合には、転送用ＦＩＦＯ３２から出力されるパラレルデータのビット幅を、パラレル−シリアル変換器３４をシフトレジスタの個数に応じて変更すればよい。
【００６９】
【発明の効果】
以上詳述したように、本発明は、データの転送速度を変化させるための回路構成を簡略化できるとともに、消費電力の増加を抑制することができる。
【図面の簡単な説明】
【図１】実施の形態のIEEE1394バスを用いたシステム構成図
【図２】パソコン内の構成を説明するためのブロック図
【図３】IEEE1394用プロトコルコントローラを説明するためのブロック図
【図４】リンク層処理回路及び物理層処理回路の一部を示すブロック図
【図５】転送用ＦＩＦＯを示すブロック図
【図６】パラレル−シリアル変換器及びＤＳエンコーダを示すブロック図
【図７】パラレル−シリアル変換器へのデータのロードを示す説明図
【図８】転送速度制御部を示すブロック図
【図９】ＤＳエンコーダの処理を示す波形図
【図１０】データ転送のタイミングを示すタイムチャート
【図１１】データ転送のタイミングを示すタイムチャート
【図１２】データ転送のタイミングを示すタイムチャート
【図１３】従来のリンク層処理回路及び物理層処理回路を示すブロック図
【図１４】従来のＤＳエンコーダを示すブロック図
【図１５】従来のＤＳエンコーダの処理を示す波形図
【符号の説明】
３２ 転送用データ記憶手段としての転送用ＦＩＦＯ
３４ パラレル−シリアル変換器
３５ ＤＳエンコーダ
３５Ａ データセレクタ
３５Ｂ ストローブセレクタ
５０Ａ〜５０Ｈ シフトレジスタ
Claims (5)
- パラレルデータをシリアルデータとして第１のデータ転送速度で転送するデータ転送装置において、
パラレルデータを保持するとともに、該パラレルデータを複数に分割して出力するリンク層処理回路と、
前記分割されたパラレルデータをシリアルデータに変換して出力する物理層処理回路と
を備え、前記物理層処理回路は、複数のシフトレジスタで構成されており、前記第１のデータ転送速度が第１の速度である場合には前記複数のシフトレジスタの全てで前記分割されたパラレルデータを保持し、前記第１のデータ転送速度が前記第１の速度よりも低速な第２の速度である場合には前記複数のシフトレジスタにおける一部のシフトレジスタで前記分割されたパラレルデータを保持する第１の記憶手段と、該第１の記憶手段から出力されたパラレルデータをシリアルデータに変換して順次出力するデータセレクタと、前記第１の記憶手段から出力されたパラレルデータに基づいてストローブデータを生成して出力するストローブセレクタと、前記複数のシフトレジスタを前記第１のデータ転送速度よりも遅い第２のデータ転送速度でシフト動作するように制御する転送速度制御回路とを有することを特徴とするデータ転送装置。 - 前記リンク層処理回路は、
前記パラレルデータを保持する第２の記憶手段と、
前記第２の記憶手段から出力されたパラレルデータを分割して前記物理層処理回路に出力するセレクタと
を有することを特徴とする請求項１に記載のデータ転送装置。 - 前記転送速度制御回路は、
前記第２の記憶手段を前記第２のデータ転送速度よりも遅い第３のデータ転送速度で動作するように制御すること
を特徴とする請求項２に記載のデータ転送装置。 - 前記転送速度制御回路は、
転送速度制御信号に基づいて、内部クロックを分周して前記複数のシフトレジスタ又は前記リンク層処理回路に供給すること
を特徴とする請求項１〜３のうち何れか１項に記載のデータ転送装置。 - パラレルデータをシリアルデータに変換して第１のデータ転送速度で転送するデータ転送方法において、
パラレルデータを保持するとともに複数に分割し、
前記第１のデータ転送速度が第１の速度である場合には複数のシフトレジスタで構成される記憶手段の全てで前記分割されたパラレルデータを保持し、前記第１のデータ転送速度が前記第１の速度よりも低速な第２の速度である場合には前記記憶手段における一部のシフトレジスタで前記分割されたパラレルデータを保持し、
前記記憶手段に記憶されたパラレルデータをシリアルデータに変換して順次出力し、
前記記憶手段から出力されるパラレルデータに基づいてストローブデータを生成して出力し、
前記複数のシフトレジスタを前記第１のデータ転送速度よりも遅い第２のデータ転送速度でシフト動作するように制御することを特徴とするデータ転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17263896A JP3699536B2 (ja) | 1996-07-02 | 1996-07-02 | データ転送装置及びデータ転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17263896A JP3699536B2 (ja) | 1996-07-02 | 1996-07-02 | データ転送装置及びデータ転送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022837A JPH1022837A (ja) | 1998-01-23 |
| JP3699536B2 true JP3699536B2 (ja) | 2005-09-28 |
Family
ID=15945598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17263896A Expired - Fee Related JP3699536B2 (ja) | 1996-07-02 | 1996-07-02 | データ転送装置及びデータ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3699536B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002152053A (ja) | 2000-11-08 | 2002-05-24 | Nec Microsystems Ltd | パラレル−シリアル変換回路 |
| US6437725B1 (en) * | 2001-03-15 | 2002-08-20 | Samsung Electronics Co., Ltd. | Parallel to serial converter |
| KR100936445B1 (ko) * | 2008-01-11 | 2010-01-13 | 한국과학기술원 | 고속 직렬-병렬 변환시스템 및 방법 |
-
1996
- 1996-07-02 JP JP17263896A patent/JP3699536B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1022837A (ja) | 1998-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4181645B2 (ja) | データ処理装置 | |
| JPH04107070A (ja) | 符号，復号装置 | |
| US6813732B2 (en) | Trace circuit | |
| CN114968893B (zh) | 基于时间戳的PCIe报文队列调度方法、系统及设备 | |
| JP3699536B2 (ja) | データ転送装置及びデータ転送方法 | |
| KR100772287B1 (ko) | 대규모 병렬 프로세서 어레이를 메모리 어레이에 비트직렬 방식으로 접속하는 방법 및 장치 | |
| JP3494142B2 (ja) | パケット通信用メモリ及びそれに用いるデータ書込み読出し方法 | |
| JPH04326138A (ja) | 高速メモリｉｃ | |
| US6314485B1 (en) | Automatic status register | |
| JP4612139B2 (ja) | 入力回路及びその入力回路を利用する半導体装置 | |
| JPH10145433A (ja) | データ転送速度変換装置および通信ネットワークシステム | |
| JPH04360425A (ja) | 半導体記憶装置 | |
| JP2849115B2 (ja) | 半導体メモリデバイス，通信制御ｌｓｉ及び通信制御システム | |
| JP3592169B2 (ja) | 非同期データ転送制御装置および非同期データ転送制御方法 | |
| JP2005504464A (ja) | シングル・ポート・メモリを使用したディジタル・ライン・ディレー | |
| JPH08118747A (ja) | 情報処理装置 | |
| JPH0381180B2 (ja) | ||
| JPH11339025A (ja) | データ読み取り装置 | |
| JPH10173723A (ja) | データ転送方法及びデータ転送装置 | |
| JP4423728B2 (ja) | データ伝送装置及び方法 | |
| JPH0784932A (ja) | データ転送制御装置及び方法 | |
| JP3340449B2 (ja) | ラインメモリ回路及び、データ格納方法 | |
| JP2961733B2 (ja) | 画像メモリ装置 | |
| KR0164118B1 (ko) | 랜캠을 이용한 룩업 테이블 제어 장치 및 그를 이용한 룩업, 연결 설정, 연결 해제 방법 | |
| JP2001309174A (ja) | 画像処理装置および方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020702 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050608 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050708 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080715 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090715 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100715 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100715 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110715 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110715 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110715 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120715 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120715 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130715 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |