JPH1022837A - データ転送装置及びデータ転送方法 - Google Patents

Abstract

(57)【要約】 【課題】データの転送速度を変化させるための回路構成
を簡略化できるとともに、消費電力の増加を抑制するこ
とができるデータ転送装置及びデータ転送方法を提供す
る。 【解決手段】パラレル−シリアル変換器３４は転送速度
よりも遅い第１の速度に応じた動作クロックに基づいて
動作する複数のシフトレジスタ５０Ａ〜５０Ｈを備え、
シフトレジスタ５０Ａ〜５０Ｈは転送データを転送速度
に応じたビット幅データとして一括してパラレルに格納
する。ＤＳエンコーダ３５はデータセレクタ３５Ａとス
トローブセレクタ３５Ｂとからなる。データセレクタ３
５Ａはシフトレジスタ５０Ａ〜５０Ｈの出力Ｑを転送速
度に応じて順次選択して出力する。ストローブセレクタ
３５Ｂはシフトレジスタ５０Ａ〜５０Ｈの出力Ｑ及び反
転出力ＸＱを転送速度に応じて順次選択して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置に
おけるインタフェース回路に係り、詳しくはシリアルイ
ンタフェースの規格であるIEEE1394に準拠したデータ処
理装置におけるインタフェース回路に関する。

【０００２】近年、マルチメディア化に伴って、パーソ
ナルコンピュータと周辺機器間におけるデータ転送量の
増大化及び転送速度の高速化が要求されている。特に、
大量の音声や画像データを扱うデジタルビデオカメラ、
デジタルＶＴＲ、カラーページプリンタ等の周辺機器と
パーソナルコンピュータとを結ぶインタフェース回路に
ついては、シリアルインタフェースの一つであるIEEE13
94が注目されている。

【０００３】

【従来の技術】従来、IEEE1394プロトコルによるデータ
転送はシリアル方式であり、図１３は、従来のIEEE1394
プロトコルコントローラの一部を示す。リンク層処理回
路７１は、図示しないＭＰＵインタフェースを介してマ
イクロプロセッシングユニット（ＭＰＵ）に接続され、
ｎビット幅のパラレルデータ及びヘッダを入力する。ヘ
ッダとはデータの先頭に付加されてパケットを構成する
データであり、該パケットの宛先の情報や、該パケット
を構成するデータのバイト数の情報等を設定したもので
ある。

【０００４】リンク層処理回路７１はパケット生成回路
７２及び転送用ＦＩＦＯメモリ（以下、単にＦＩＦＯと
いう）７３を備える。パケット生成回路７２及び転送用
ＦＩＦＯ７３には動作クロックＣＬＫ１０が供給されて
いる。パケット生成回路７２は、動作クロックＣＬＫ１
０に基づいて動作し、ＭＰＵから供給されたデータの先
頭にヘッダを付加するとともに、データの末尾に誤り訂
正符号データを付加することによりｎビット幅のデータ
からなる送信用パケットを生成する。パケット生成回路
７２は生成した送信用パケットを転送用ＦＩＦＯ７３に
出力する。転送用ＦＩＦＯ７３は動作クロックＣＬＫ１
０に基づいてｎビット幅のパケットデータの書き込み又
は読み出しが行われる。

【０００５】物理層処理回路７４は図示しないIEEE1394
インタフェース及びIEEE1394バスケーブルを介して周辺
機器（デジタルＶＴＲ、カラーページプリンタ、又は、
デジタルビデオカメラ）と結ばれている。物理層処理回
路７４は、リンク層処理回路７１から送信用パケットを
入力する。物理層処理回路７４は、パラレル−シリアル
変換器７５及びＤＳエンコーダ７６を備える。パラレル
−シリアル変換器７５及びＤＳエンコーダ７６には動作
クロックＣＬＫ１１が供給されている。動作クロックＣ
ＬＫ１１は前記動作クロックＣＬＫ１０のｎ倍の周波数
を持つ。パラレル−シリアル変換器７５は動作クロック
ＣＬＫ１１に基づいて動作し、ｎビット幅を持つパラレ
ルデータを１ビット幅のシリアルデータに変換する。

【０００６】ＤＳエンコーダ７６は動作クロックＣＬＫ
１１に基づいてパラレル−シリアル変換器７５から出力
されるシリアルのデータＤＡＴＡを順次入力し、該デー
タＤＡＴＡに基づいて図１５に示すストローブデータＳ
ＴＲＢを生成する。ＤＳエンコーダ７６は動作クロック
ＣＬＫ１１に基づいてシリアルのデータＤＡＴＡ及びス
トローブデータＳＴＲＢをIEEE1394インタフェース及び
IEEE1394バスケーブルを介して周辺機器に転送する。

【０００７】図１４はＤＳエンコーダ７６の詳細を示
す。ＤＳエンコーダ７６は、２個のデータフリップフロ
ップ（以下、ＤＦＦという）７７，７８と、２個の排他
的論理和回路（ＥＯＲ回路）７９，８０とを備える。Ｄ
ＦＦ７７のデータ端子Ｄにはパラレル−シリアル変換器
７５から出力されるシリアルデータＤＡＴＡが入力さ
れ、クロック端子ＣＫには動作クロック（転送クロッ
ク）ＣＬＫ１１が入力されている。ＤＦＦ７７は動作ク
ロックＣＬＫ１１の立ち上がりエッジが入力される毎に
シリアルデータＤＡＴＡをラッチし、出力端子Ｑからデ
ータＤＡＴＡとして出力する。

【０００８】ＥＯＲ回路７９はシリアルデータＤＡＴＡ
と、ＤＦＦ７７のデータＤＡＴＡとを入力しており、両
信号のレベルに基づく信号を出力する。ＥＯＲ回路８０
はＥＯＲ回路７９の出力信号とＤＦＦ７８の反転出力信
号とを入力しており、両信号のレベルに基づく信号を出
力する。

【０００９】ＤＦＦ７８のデータ端子ＤにはＥＯＲ回路
８０の出力信号が入力され、クロック端子ＣＫには動作
クロック（転送クロック）ＣＬＫ１１が入力されてい
る。ＤＦＦ７８は動作クロックＣＬＫ１１の立ち上がり
エッジが入力される毎にＥＯＲ回路８０の出力信号をラ
ッチし、出力端子ＱからストローブデータＳＴＲＢとし
て出力する。

【００１０】従って、図１５に示すように、ストローブ
データＳＴＲＢのレベルはデータＤＡＴＡのレベルに対
して動作クロックＣＬＫ１１の１周期毎に一致、不一致
を交互に繰り返すものとなる。

【００１１】従って、送信先の周辺機器は、シリアルデ
ータＤＡＴＡ及びストローブデータＳＴＲＢの排他的論
理和をとることにより、転送クロックＣＬＫ１１の２分
の１の周波数を持つ信号ＤＡＴＡ＾ＳＴＲＢを生成する
ことができる。すなわち、送信元の機器における転送ク
ロックＣＬＫ１１を再生することができる。

【００１２】このように、物理層処理回路７４の動作ク
ロックＣＬＫ１１はリンク層処理回路７１の動作クロッ
クＣＬＫ１０のｎ倍の周波数を持つことが必要となり、
パラレル−シリアル変換とＤＳエンコードに高速動作が
要求される。また、IEEE1394プロトコルでは、複数の転
送速度が規定されており、転送速度を変更するためには
動作クロックＣＬＫ１０の周波数を変更することによ
り、パケット生成回路７２、転送用ＦＩＦＯ７３、パラ
レル−シリアル変換器７５、及びＤＳエンコーダ７６を
動作させる必要がある。

【００１３】

【発明が解決しようとする課題】しかしながら、従来の
パラレル−シリアル変換器７５は動作クロックＣＬＫ１
０のｎ倍の周波数を持つ動作クロックＣＬＫ１１に基づ
いて動作するため、動作クロックＣＬＫ１０の周波数を
切り換えるためのタイミングがとりにくくなり、そのた
めの回路が複雑化するという問題がある。

【００１４】また、従来のIEEE1394プロトコルコントロ
ーラではリンク層処理回路７１及び物理層処理回路７４
は動作クロックＣＬＫ１０及びＣＬＫ１１の周波数を変
更することによってデータの転送速度を変更するように
している。動作クロックＣＬＫ１０の周波数の増加に伴
ってリンク層処理回路７１におけるパケット生成回路７
２、転送用ＦＩＦＯ７３の消費電力が増加し、動作クロ
ックＣＬＫ１１の周波数の増加に伴って物理層処理回路
７４におけるパラレル−シリアル変換器７５の消費電力
が増加する。

【００１５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、データの転送速度を変
化させるための回路構成を簡略化できるとともに、消費
電力の増加を抑制することができるデータ転送装置及び
データ転送方法を提供することにある。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、パラレルの転送データを転送速
度に応じた転送クロックに同期してシリアルデータに変
換するためのパラレル−シリアル変換器と、パラレル−
シリアル変換器から出力されるシリアルデータに基づい
て転送クロックを再生するためのストローブデータを生
成し、該シリアルデータ及びストローブデータを出力す
るエンコーダとを備えたデータ転送装置において、パラ
レル−シリアル変換器は、転送速度よりも遅い第１の速
度で動作しかつ転送データを転送速度に応じたビット幅
データとして一括してパラレルに格納するための複数の
レジスタであって、複数のレジスタは相補の出力信号を
出力することと、エンコーダは、複数のレジスタの出力
を転送速度に応じて順次選択して出力するデータセレク
タと、複数のレジスタの出力及び反転出力を転送速度に
応じて順次選択して出力するストローブセレクタとを備
える。

【００１７】請求項２の発明は、第１の速度よりも遅い
第２の速度で動作しかつ転送データを転送速度に応じた
ビット幅のデータとして出力するための転送用データ記
憶手段を設けた。

【００１８】請求項３の発明は、パラレルデータを転送
クロックに同期してシリアルデータに変換し、該シリア
ルデータに基づいて転送クロックを再生するためのスト
ローブデータを生成し、該シリアルデータ及びストロー
ブデータを転送するようにしたデータ転送方法におい
て、パラレルデータを転送速度に応じたビット幅のデー
タに変換し、この変換されたデータを転送速度よりも遅
い速度で動作する複数のレジスタに一括して格納し、各
レジスタの出力を転送速度に基づいて順次選択すること
によりシリアルデータ及びストローブデータを転送する
ようにした。

【００１９】（作用）請求項１及び３の発明では、パラ
レル−シリアル変換器は転送速度よりも遅い第１の速度
で動作するための転送速度が変化してもパラレル−シリ
アル変換器の消費電力の増加が抑制される。また、転送
速度を切り換えるための回路構成が簡略化される。

【００２０】請求項２の発明では、転送用データ記憶手
段は第１の速度よりも遅い第２の速度で動作するための
転送速度が変化しても転送用データ記憶手段の消費電力
の増加が抑制される。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図１
〜図１２に従って説明する。図１は、シリアルインタフ
ェースの一つであるIEEE1394に準拠したシステム構成を
示す。図１において、パーソナルコンピュータ（以下、
パソコンという）１、外部周辺機器としてのデジタルＶ
ＴＲ２、同じく周辺機器としてのカラーページプリンタ
３、及び、同じく周辺機器としてのデジタルビデオカメ
ラ４は、IEEE1394バスケーブル（以下、IEEE1394バスと
いう）５を介して互いに接続されている。パソコン１、
デジタルＶＴＲ２、カラーページプリンタ３、及び、デ
ジタルビデオカメラ４は、IEEE1394に準拠したデータ転
送を可能にするためのIEEE1394プロトコルコントローラ
をそれぞれ備えている。

【００２２】図２は、パソコン１に設けたIEEE1394に準
拠したシステムの構成を示すブロック回路である。パソ
コン１は、IEEE1394用プロトコルコントローラ（以下、
ＩＰＣという）１１、内部装置としてのマイクロプロセ
ッシングユニット（以下、ＭＰＵという）１２、及び、
内部装置としての２個の第１及び第２ＤＭＡ（DirectMe
mory Access）コントローラ１３，１４を備えている。
ＩＰＣ１１、ＭＰＵ１２、第１ＤＭＡコントローラ（以
下、第１ＤＭＡＣという）１３、及び第２ＤＭＡコント
ローラ（以下、第２ＤＭＡＣという）１４は、それぞれ
ワンチップの半導体集積回路装置（ＬＳＩ）にて形成さ
れている。

【００２３】ＩＰＣ１１は、ＭＰＵ１２、第１ＤＭＡＣ
１３及び第２ＤＭＡＣ１４との間でデータの授受を行
う。又、ＩＰＣ１１は、IEEE1394バス５を介して前記デ
ジタルＶＴＲ２、カラーページプリンタ３、及び、デジ
タルビデオカメラ４に備えられたIEEE1394用プロトコル
コントローラ（ＩＰＣ）と結ばれている。

【００２４】図３は、ＩＰＣ１１を説明するためのブロ
ック回路を示す。ＩＰＣ１１は、物理層処理回路２０、
リンク層処理回路２１、第１及び第２送信パケット処理
回路２２ａ，２２ｂ、第１及び第２受信パケット処理回
路２３ａ，２３ｂ、ＦＩＦＯよりなる第１〜第４格納メ
モリ（第１〜第４ＦＩＦＯ）２４ａ〜２４ｄ、制御内部
レジスタ２５、第１及び第２の１３９４用インタフェー
ス（以下、第１及び第２の１３９４用Ｉ／Ｆという）２
６ａ，２６ｂ、アイソクロナスデータ送信用インタフェ
ース（以下、Isoc送信用Ｉ／Ｆという）２７ａ、アイソ
クロナスデータ受信用インタフェース（以下、Isoc受信
用Ｉ／Ｆという）２８ａ、エイシンクロナスデータ送信
用インタフェース（以下、Asyn送信用Ｉ／Ｆという）２
７ｂ、エイシンクロナスデータ受信用インタフェース
（以下、Asyn受信用Ｉ／Ｆという）２８ｂ、及び、ＭＰ
Ｕインタフェース（以下、ＭＰＵＩ／Ｆという）２９を
備えている。

【００２５】第１の１３９４用Ｉ／Ｆ２６ａは、前記IE
EE1394バス５を介して前記デジタルＶＴＲ２に接続され
て、物理層処理回路２０とデジタルＶＴＲ２のＩＰＣと
の間でアイソクロナス転送（Isoc転送）モードにおける
パケット（以下、Isocパケットという）と、エイシンク
ロナス転送（Asyn転送）モードにおけるパケット（以
下、Asynパケットという）の遣り取りを行う。第２の１
３９４用Ｉ／Ｆ２６ｂは、前記IEEE1394バス５を介して
前記カラーページプリンタ３に接続されて、物理層処理
回路２０とカラーページプリンタ３のＩＰＣとの間でIs
oc転送モードにおけるIsocパケットと、Asyn転送モード
におけるAsynパケットの遣り取りを行う。

【００２６】Isoc送信用Ｉ／Ｆ２７ａは、前記第１ＤＭ
ＡＣ１３に接続され、第１ＤＡＭＣ１３からIsoc転送モ
ードで送信するための転送データ（Isocパケット）を第
１ＦＩＦＯ２４ａに渡す。Isoc受信用Ｉ／Ｆ２８ａは、
前記第１ＤＭＡＣ１３に接続され、第２ＦＩＦＯ２４ｂ
に格納されたIsoc転送モードで受信した転送データ（Is
ocパケット）を第１ＤＭＡＣ１３に渡す。

【００２７】Asyn送信用Ｉ／Ｆ２７ｂは、前記第２ＤＭ
ＡＣ１４に接続され、第２ＤＭＡＣ１４からAsyn転送モ
ードで送信するための転送データ（Asynパケット）を第
３ＦＩＦＯ２４ｃに渡す。Asyn受信用Ｉ／Ｆ２８ｂは、
前記第２ＤＭＡＣ１４に接続され、第４ＦＩＦＯ２４ｄ
に格納されたAsyn転送モードで受信した転送データ（As
ynパケット３２）を第２ＤＭＡＣ１４に渡す。ＭＰＵＩ
／Ｆ２９は、前記ＭＰＵ１２と接続され、該ＭＰＵ１２
と制御内部レジスタ２５の間において各種のコマンドデ
ータ等の遣り取りを行う。

【００２８】物理層処理回路２０は、第１及び第２の１
３９４用Ｉ／Ｆ２６ａ，２６ｂが受信したIsocパケット
及びAsynパケットを入力しリンク層処理回路２１に出力
する。又、物理層処理回路２０は、リンク層処理回路２
１から送信用のIsocパケット及び送信用のAsynパケット
を入力する。そして、物理層処理回路２０は、該Isocパ
ケット及びAsynパケットを第１又は第２の１３９４用Ｉ
／Ｆ２６ａ，２６ｂを介してその送信先のデジタルＶＴ
Ｒ２、カラーページプリンタ３、又は、デジタルビデオ
カメラ４に送信する。

【００２９】リンク層処理回路２１は、物理層処理回路
２０から受信したIsocパケット及びAsynパケットを入力
する。リンク層処理回路２１は、Isocパケット及びAsyn
パケットの先頭に付したヘッダの内容に基づいて自身
（パソコン１）宛のパケットかどうか判断し、自身宛の
パケットであれば該Isocパケット及びAsynパケットを第
１又は第２受信パケット処理回路２３ａ，２３ｂに供給
する。

【００３０】リンク層処理回路２１は、受信した自身宛
のパケットがIsocパケットかAsynパケットかを該パケッ
トに付加されたヘッダの内容に基づいて判断する。そし
て、リンク層処理回路２１は、受信したパケットがIsoc
パケットの場合には該Isocパケットを第１受信パケット
処理回路２３ａに供給する。受信したパケットがAsynパ
ケットの場合には、リンク層処理回路２１は該Asynパケ
ットを第２受信パケット処理回路２３ｂに供給する。

【００３１】又、リンク層処理回路２１は、第１送信パ
ケット処理回路２２ａから送信用のIsocパケットが供給
されるとともに、第２送信パケット処理回路２２ｂから
送信用のAsynパケットが供給される。

【００３２】第１受信パケット処理回路２３ａは、リン
ク層処理回路２１から受信したIsocパケットを供給され
る。第１受信パケット処理回路２３ａは、受信したIsoc
パケットについて誤り訂正のチェック処理を行う。つま
り、本実施の形態では、Isocパケットのヘッダとデータ
についてそれぞれ別々に誤り訂正のための処理を行う。
第１受信パケット処理回路２３ａは、誤り訂正処理した
Isocパケットを第２ＦＩＦＯ２４ｂに供給する。

【００３３】第２ＦＩＦＯ２４ｂは、誤り訂正処理され
た確実なIsocパケットを入力し、入力された順に次段の
Isoc受信用Ｉ／Ｆ２８ａに出力する。Isoc受信用Ｉ／Ｆ
２８ａは、ヘッダとデータとからなるIsocパケットを前
記したように第１ＤＭＡＣ１３に渡す。

【００３４】第２受信パケット処理回路２３ｂは、リン
ク層処理回路２１から受信したAsynパケットを供給され
る。第２受信パケット処理回路２３ｂは、受信したAsyn
パケットについて誤り訂正のチェック処理を行う。そし
て、前記と同様に、Asynパケットのヘッダとデータにつ
いてそれぞれ別々に誤り訂正のための処理を行う。第２
受信パケット処理回路２３ｂは、誤り訂正処理したAsyn
パケットを第４ＦＩＦＯ２４ｄに供給する。

【００３５】第４ＦＩＦＯ２４ｄは、誤り訂正処理され
た確実なAsynパケットを入力し、入力された順に次段の
Asyn受信用Ｉ／Ｆ２８ｂに出力する。Asyn受信用Ｉ／Ｆ
２８ｂは、ヘッダとデータとからなるAsynパケットを前
記したように第２ＤＭＡＣ１４に渡す。

【００３６】第１ＦＩＦＯ２４ａは、前記Isoc送信用Ｉ
／Ｆ２７ａを介して前記第１ＤＭＡＣ１３からIsoc転送
モードで送信するための送信用のIsocパケットを入力
し、入力した順に前記第１送信パケット処理回路２２ａ
に供給する。第１送信パケット処理回路２２ａは、順次
入力されてくるIsocパケットについて誤り訂正符号を生
成する。つまり、本実施の形態では、Isocパケットのヘ
ッダとデータについてそれぞれ別々に誤り訂正符号を生
成付加する処理を行う。第１送信パケット処理回路２２
ａは、ヘッダ及びIsocデータに対してそれぞれ生成した
誤り訂正符号を付加したIsocパケットを前記リンク層処
理回路２１に供給する。

【００３７】第３ＦＩＦＯ２４ｃは、前記Asyn送信用Ｉ
／Ｆ２７ｂを介して前記第２ＤＭＡＣ１４からAsyn転送
モードで送信するための送信用のAsynパケットを入力
し、入力した順に前記第２送信パケット処理回路２２ｂ
に供給する。第２送信パケット処理回路２２ｂは、順次
入力されてくるAsynパケットについて誤り訂正符号を生
成する。そして、前記と同様に、Asynパケットのヘッダ
とデータについてそれぞれ別々に誤り訂正符号を生成付
加する処理を行う。第２送信パケット処理回路２２ｂ
は、ヘッダ及びAsynデータに対してそれぞれ生成した誤
り訂正符号を付加したAsynパケットを前記リンク層処理
回路２１に供給する。

【００３８】前記制御内部レジスタ２５は、ＭＰＵＩ／
Ｆ２９とリンク処理回路２１との間に設けられている。
制御内部レジスタ２５は、前記ＭＰＵ１２とＩＰＣ１１
との間で行われる各種コマンド等の制御データが一時記
憶される。そして、ＭＰＵＩ／Ｆ２９を介して入力され
るＭＰＵ１２からの制御データは、リンク層処理回路２
１にて読み出され転送制御処理のための制御動作をＩＰ
Ｃ１１に実行させる。又、リンク層処理回路２１からの
制御データは、ＭＰＵ１２にて読み出され転送制御処理
のための制御動作をＭＰＵ１２に実行させる。

【００３９】次に、物理層処理回路２０及びリンク層処
理回路２１を図４に従って説明する。物理層処理回路２
０は、パラレル−シリアル変換器３４、ＤＳエンコーダ
３５、及び転送速度制御回路３６を備える。

【００４０】転送速度制御回路３６は所定の周波数（本
形態では４００ＭHz）の内部クロックＣＬＫ１を入力す
るとともに、転送速度制御信号ＳＰ１，ＳＰ２を入力す
る。IEEE1394プロトコルでは１００Ｍｂｐｓ（メガビッ
ト／秒），２００Ｍｂｐｓ，４００Ｍｂｐｓの３種類の
転送速度が規定されており、転送速度制御信号ＳＰ１が
アクティブレベルの場合には、転送速度は１００Ｍｂｐ
ｓであり、転送速度制御信号ＳＰ２がアクティブレベル
の場合には、転送速度は２００Ｍｂｐｓであり、転送速
度制御信号ＳＰ１，ＳＰ２のいずれもアクティブレベル
でない場合には、転送速度は４００Ｍｂｐｓである。

【００４１】転送速度制御回路３６は内部クロックＣＬ
Ｋ１の周波数をｎ分の１に分周した動作クロックＣＬＫ
２を生成するとともに、内部クロックＣＬＫ１の周波数
をｍ分の１に分周した動作クロックＣＬＫ３を生成す
る。本形態では、動作クロックＣＬＫ２は内部クロック
ＣＬＫ１の周波数を３２分の１に分周した信号であり、
動作クロックＣＬＫ３は内部クロックＣＬＫ１の周波数
を８分の１に分周した信号である。

【００４２】図８に示すように、転送速度制御回路３６
は８ビットの巡回型カウンタ６０と、信号マスク回路６
１とを備える。巡回型カウンタ６０の初期値として、転
送速度制御信号ＳＰ１がアクティブレベルである場合に
は「１００００１１１」が設定され、転送速度制御信号
ＳＰ２がアクティブレベルである場合には「１００００
００１」が設定され、転送速度制御信号ＳＰ１，ＳＰ２
のいずれもアクティブレベルでない場合には「１０００
００００」が設定される。巡回型カウンタ６０は内部ク
ロックＣＬＫ１のパルスが入力される毎に順次右にシフ
トさせるとともに、出力信号Ｑ１〜Ｑ８を出力する。

【００４３】信号マスク回路６１は巡回型カウンタ６０
の出力信号Ｑ１〜Ｑ８を入力するとともに、転送速度制
御信号ＳＰ１，ＳＰ２を入力している。信号マスク回路
６１は、転送速度制御信号ＳＰ１，ＳＰ２のレベルに基
づいて各信号Ｑ１〜Ｑ８に対応する選択信号Ｓ１〜Ｓ８
を出力するようになっている。転送速度制御信号ＳＰ１
がアクティブレベルの場合には、信号マスク回路６１は
信号Ｑ２〜Ｑ４，Ｑ６〜Ｑ８をマスクし、信号Ｑ１，Ｑ
５のみを選択信号Ｓ１，Ｓ５として出力させる。転送速
度制御信号ＳＰ２がアクティブレベルの場合には、信号
マスク回路６１は信号Ｑ２，Ｑ４，Ｑ６，Ｑ８をマスク
し、信号Ｑ１，Ｑ３，Ｑ５，Ｑ７を選択信号Ｓ１，Ｓ
３，Ｓ５，Ｓ７として出力させる。さらに、転送速度制
御信号ＳＰ１，ＳＰ２のいずれもアクティブレベルでな
い場合には、信号マスク回路６１は信号Ｑ１〜Ｑ８を選
択信号Ｓ１〜Ｓ８として出力させる。

【００４４】パラレル−シリアル変換器３４には物理層
処理回路２０における転送速度制御回路３６から動作ク
ロックＣＬＫ３が供給されるとともに、転送速度制御信
号ＳＰ１，ＳＰ２が供給されており、パラレル−シリア
ル変換器３４は動作クロックＣＬＫ３に基づいて転送速
度よりも遅い第１の速度にて動作する。

【００４５】図６に示すように、パラレル−シリアル変
換器３４は８本の４ビットよりなるシフトレジスタ５０
Ａ〜５０Ｈ及びセレクタ５１Ａ〜５１Ｈを備える。各シ
フトレジスタ５０Ａ〜５０Ｈには前記動作クロックＣＬ
Ｋ３が入力され、各シフトレジスタ５０Ａ〜５０Ｈは最
後段のレジスタから出力信号Ｑ及び反転出力信号ＸＱと
を出力する。セレクタ５１Ａ〜５１Ｈはシフトレジスタ
５０Ａ〜５０Ｈの出力信号Ｑと反転出力信号ＸＱとを入
力し、前記転送速度制御信号ＳＰ１，ＳＰ２のレベルに
基づいて出力信号Ｑ又は反転出力信号ＸＱのいずれかを
選択し出力するようになっている。

【００４６】図６に示すように、ＤＳエンコーダ３５は
データセレクタ３５Ａとストローブセレクタ３５Ｂとか
らなる。データセレクタ３５Ａは前記パラレル−シリア
ル変換器３４のシフトレジスタ５０Ａ〜５０Ｈの出力信
号Ｑをそれぞれ入力するスイッチ５２Ａ〜５２Ｈと、１
つのバッファ５３とを備える。スイッチ５２Ａ〜５２Ｈ
には前記選択信号Ｓ１〜Ｓ８が入力されており、スイッ
チ５２Ａ〜５２Ｈは対応する選択信号Ｓ１〜Ｓ８がＨレ
ベルになるとオンして対応するシフトレジスタ５０Ａ〜
５０Ｈの出力信号Ｑをバッファ５３に出力する。バッフ
ァ５３はオンしたスイッチ５２Ａ〜５２Ｈを介して入力
される信号をデータ信号ＤＡＴＡとして出力する。

【００４７】ストローブセレクタ３５Ｂは前記パラレル
−シリアル変換器３４のセレクタ５１Ａ〜５１Ｈの出力
信号を入力するスイッチ５４Ａ〜５４Ｈと、１つのバッ
ファ５５とを備える。スイッチ５４Ａ〜５４Ｈにも前記
選択信号Ｓ１〜Ｓ８が入力されており、スイッチ５４Ａ
〜５４Ｈは対応する選択信号Ｓ１〜Ｓ８がＨレベルにな
るとオンして対応するセレクタ５１Ａ〜５１Ｈの出力信
号をバッファ５５に出力する。バッファ５５はオンした
スイッチ５４Ａ〜５４Ｈを介して入力される信号をスト
ローブデータ信号ＳＴＲＢとして出力する。

【００４８】リンク層処理回路２１は転送用データ記憶
手段としての転送用ＦＩＦＯ３２とセレクタ３３とを備
える。転送用ＦＩＦＯ３２には前記第１送信パケット処
理回路２２ａからｎビット（本形態では３２ビット）幅
のデータよりなる送信用パケットが供給されている。転
送用ＦＩＦＯ３２には物理層処理回路２０における転送
速度制御回路３６から動作クロックＣＬＫ２が供給され
るとともに、転送速度制御信号ＳＰ１，ＳＰ２が供給さ
れており、転送用ＦＩＦＯ３２は動作クロックＣＬＫ２
に基づいて前記パラレル−シリアル変換器３４の動作速
度である第１の速度よりも遅い第２の速度にて動作す
る。

【００４９】図５に示すように、転送用ＦＩＦＯ３２は
ＲＡＭセルアレイ４０、ライトポインタ４２及びリード
ポインタ４３からなる。IEEE1394プロトコルにおけるパ
ケットは３２ビット単位であるため、ＲＡＭセルアレイ
４０は１アドレスが３２ビット構成の複数の記憶領域４
１を備える。各記憶領域４１は８ビット単位の４つのバ
ンク４０Ａ，４０Ｂ，４０Ｃ，４０Ｄからなる。

【００５０】従って、ＲＡＭセルアレイ４０へのデータ
の書き込み時には、ライトクロックＷＣＫ（＝ＣＬＫ
２）に基づいてライトポインタ４２が１アドレスずつイ
ンクリメントされ、４つのバンク４０Ａ，４０Ｂ，４０
Ｃ，４０Ｄのワード線が一斉に活性化され、各記憶領域
４１に３２ビット単位でデータが書き込まれる。

【００５１】リードポインタ４３はバンクポインタ４４
を備えている。リードポインタ４３にはリードクロック
ＲＣＫ（＝ＣＬＫ２）が供給されるとともに、転送速度
制御信号ＳＰ１，ＳＰ２が供給される。

【００５２】バンクポインタ４４は２ビットのカウンタ
である。転送速度制御信号ＳＰ１がアクティブレベルの
場合にはバンクポインタ４４はリードクロックＲＣＫ
（＝ＣＬＫ２）が入力される毎に０〜３をカウントし、
カウンタ値が３のときキャリ信号を出力する。転送速度
制御信号ＳＰ２がアクティブレベルの場合にはバンクポ
インタ４４はリードクロックＲＣＫ（＝ＣＬＫ２）が入
力される毎に０，２を繰り返しカウントし、カウンタ値
が２のときキャリ信号を出力する。転送速度制御信号Ｓ
Ｐ１，ＳＰ２のいずれもアクティブレベルでない場合に
はバンクポインタ４４は動作せず、キャリ信号を常に出
力する。

【００５３】バンクポインタ４４からキャリ信号が出力
されているとき、リードポインタ４３はリードクロック
ＲＣＫ（＝ＣＬＫ２）が入力される毎に１アドレスずつ
インクリメントされる。

【００５４】従って、ＲＡＭセルアレイ４０からのデー
タの読み出し時には、リードクロックＲＣＫに基づいて
４つのバンク４０Ａ，４０Ｂ，４０Ｃ，４０Ｄのワード
線が一斉に活性化され、各記憶領域４１から３２ビット
単位のデータが読み出されるが、転送速度制御信号ＳＰ
１，ＳＰ２に基づいてセンスアンプ部において出力され
る本数が変化するようになっている。すなわち、転送速
度制御信号ＳＰ１がアクティブレベルの場合には出力端
子Ｄ０〜Ｄ３１のうち、８本の出力端子Ｄ０〜Ｄ７にバ
ンクポインタ４４のカウンタ値に対応するバンクのデー
タが出力される。転送速度制御信号ＳＰ２がアクティブ
レベルの場合には８本の出力端子Ｄ０〜Ｄ７にバンクポ
インタ４４のカウンタ値に対応するバンクのデータが出
力され、出力端子Ｄ８〜Ｄ１５にバンクポインタ４４の
カウンタ値に１を加えた値に対応するバンクのデータが
出力される。転送速度制御信号ＳＰ１，ＳＰ２のいずれ
もアクティブレベルでない場合には出力端子Ｄ０〜Ｄ７
にバンク４０Ａのデータが、出力端子Ｄ８〜Ｄ１５にバ
ンク４０Ｂのデータが、出力端子Ｄ１６〜Ｄ２３にバン
ク４０Ｃのデータが、さらに出力端子Ｄ２４〜Ｄ３１に
バンク４０Ｄのデータが出力される。すなわち、データ
の最上位ビットをＤ０とすると、各転送速度において、
上位からデータが存在し、ビット幅が越えている部分は
０となる。

【００５５】セレクタ３３は転送用ＦＩＦＯ３２から出
力されるデータが入力されるとともに、転送速度制御信
号ＳＰ１，ＳＰ２が入力されている。転送速度制御信号
ＳＰ１がアクティブレベルである場合には、セレクタ３
３は図７（ａ）に示すように、転送用ＦＩＦＯ３２の出
力端子Ｄ０，Ｄ２，Ｄ４，Ｄ６から出力されたデータを
シフトレジスタ５０Ａにパラレルにロードするととも
に、出力端子Ｄ１，Ｄ３，Ｄ５，Ｄ７から出力されたデ
ータをシフトレジスタ５０Ｅにパラレルにロードする。

【００５６】転送速度制御信号ＳＰ２がアクティブレベ
ルである場合には、セレクタ３３は図７（ｂ）に示すよ
うに、転送用ＦＩＦＯ３２の出力端子Ｄ０，Ｄ４，Ｄ
８，Ｄ１２から出力されたデータをシフトレジスタ５０
Ａにパラレルにロードし、出力端子Ｄ１，Ｄ５，Ｄ９，
Ｄ１３から出力されたデータをシフトレジスタ５０Ｃに
パラレルにロードし、出力端子Ｄ２，Ｄ６，Ｄ１０，Ｄ
１４から出力されたデータをシフトレジスタ５０Ｅにパ
ラレルにロードし、出力端子Ｄ３，Ｄ７，Ｄ１１，Ｄ１
５から出力されたデータをシフトレジスタ５０Ｇにパラ
レルにロードする。

【００５７】転送速度制御信号ＳＰ１，ＳＰ２のいずれ
もアクティブレベルでない場合には、セレクタ３３は図
７（ｃ）に示すように、転送用ＦＩＦＯ３２の出力端子
Ｄ０，Ｄ８，Ｄ１６，Ｄ２４から出力されたデータをシ
フトレジスタ５０Ａにパラレルにロードし、出力端子Ｄ
１，Ｄ９，Ｄ１７，Ｄ２５から出力されたデータをシフ
トレジスタ５０Ｂにパラレルにロードし、出力端子Ｄ
２，Ｄ１０，Ｄ１８，Ｄ２６から出力されたデータをシ
フトレジスタ５０Ｃにパラレルにロードし、出力端子Ｄ
３，Ｄ１１，Ｄ１９，Ｄ２７から出力されたデータをシ
フトレジスタ５０Ｄにパラレルにロードする。また、セ
レクタ３３は出力端子Ｄ４，Ｄ１２，Ｄ２０，Ｄ２８か
ら出力されたデータをシフトレジスタ５０Ｅにパラレル
にロードし、出力端子Ｄ５，Ｄ１３，Ｄ２１，Ｄ２９か
ら出力されたデータをシフトレジスタ５０Ｆにパラレル
にロードし、出力端子Ｄ６，Ｄ１４，Ｄ２２，Ｄ３０か
ら出力されたデータをシフトレジスタ５０Ｇにパラレル
にロードし、出力端子Ｄ７，Ｄ１５，Ｄ２３，Ｄ３１か
ら出力されたデータをシフトレジスタ５０Ｈにパラレル
にロードする。

【００５８】次に上記のように構成したＩＰＣ１１にお
けるリンク層処理回路２１及び物理層処理回路２０の送
信時の作用を図１０〜１２に従って説明する。今、パソ
コン１が送信側であり、第１ＤＭＡＣ１３からIsoc転送
モードで送信するための転送データ（Isocパケット）が
Isoc送信用Ｉ／Ｆ２７ａ及び第１ＦＩＦＯ２４ａを介し
て第１送信パケット処理回路２２ａに渡される。送信用
のIsocパケットは第１送信パケット処理回路２２ａによ
って、Isocパケットのヘッダとデータについてそれぞれ
別々に誤り訂正符号が生成されて付加される。ヘッダ及
びIsocデータに対してそれぞれ生成した誤り訂正符号を
付加したIsocパケットがリンク層処理回路２１に供給さ
れ、転送用ＦＩＦＯ３２に格納される。

【００５９】このとき、転送速度制御信号ＳＰ２がアク
ティブレベルであって、転送速度が２００Ｍｂｐｓであ
るとする。すると、リードクロックＲＣＫが入力される
毎に、転送用ＦＩＦＯ３２からはバンク４０Ａ，４０Ｂ
の１６ビットのデータと、バンク４０Ｃ，４０Ｄの１６
ビットのデータとが交互に出力される。このとき、セレ
クタ３３によって転送用ＦＩＦＯ３２の出力端子Ｄ０，
Ｄ４，Ｄ８，Ｄ１２から出力されたデータはシフトレジ
スタ５０Ａにパラレルにロードされ、出力端子Ｄ１，Ｄ
５，Ｄ９，Ｄ１３から出力されたデータはシフトレジス
タ５０Ｃにパラレルにロードされ、出力端子Ｄ２，Ｄ
６，Ｄ１０，Ｄ１４から出力されたデータはシフトレジ
スタ５０Ｅにパラレルにロードされ、出力端子Ｄ３，Ｄ
７，Ｄ１１，Ｄ１５から出力されたデータはシフトレジ
スタ５０Ｇにパラレルにロードされる。

【００６０】動作クロックＣＬＫ３が入力される毎に、
シフトレジスタ５０Ａ，５０Ｃ，５０Ｅ，５０Ｇのデー
タはシフトされる。転送速度制御信号ＳＰ２がアクティ
ブレベルであるため、セレクタ５１Ａ，５１Ｅはそれぞ
れシフトレジスタ５０Ａ，５０Ｅの出力信号Ｑを選択し
て出力し、セレクタ５１Ｃ，５１Ｇはそれぞれシフトレ
ジスタ５０Ｃ，５１Ｇの反転出力信号ＸＱを選択して出
力する。

【００６１】転送速度制御信号ＳＰ２がアクティブレベ
ルであるため、転送速度制御回路３６からは選択信号Ｓ
１，Ｓ３，Ｓ５，Ｓ７のみが出力される。選択信号Ｓ
１，Ｓ３，Ｓ５，Ｓ７が順次Ｈレベルになるのに伴って
データセレクタ３５Ａにおけるスイッチ５２Ａ，５２
Ｃ，５２Ｅ，５２Ｇが順次オンし、対応するシフトレジ
スタ５０Ａ，５０Ｃ，５０Ｅ，５０Ｇの出力信号Ｑがバ
ッファ５３を介してデータ信号ＤＡＴＡとして出力され
る。一方、選択信号Ｓ１，Ｓ３，Ｓ５，Ｓ７が順次Ｈレ
ベルになるのに伴ってストローブセレクタ３５Ｂにおけ
るスイッチ５４Ａ，５４Ｃ，５４Ｅ，５４Ｇが順次オン
し、シフトレジスタ５０Ａの出力信号Ｑ、シフトレジス
タ５０Ｃの反転出力信号ＸＱ、シフトレジスタ５０Ｅの
出力信号Ｑ、シフトレジスタ５０Ｇの反転出力信号ＸＱ
がバッファ５５を介してストローブデータ信号ＳＴＲＢ
として出力される。すなわち、シフトレジスタ５０Ａ，
５０Ｃ，５０Ｅ，５０Ｇのシフト動作が行われる間に、
データセレクタ３５Ａからは４ビットのデータ信号ＤＡ
ＴＡが出力され、ストローブセレクタ３５Ｂからは４ビ
ットのストローブデータ信号ＳＴＲＢが出力される。

【００６２】また、転送速度制御信号ＳＰ１がアクティ
ブレベルであって、転送速度が１００Ｍｂｐｓであると
する。すると、リードクロックＲＣＫが入力される毎
に、転送用ＦＩＦＯ３２からはバンク４０Ａ，４０Ｂ，
４０Ｃ，４０Ｄの８ビットのデータが順次出力される。
このとき、セレクタ３３によって転送用ＦＩＦＯ３２の
出力端子Ｄ０，Ｄ２，Ｄ６，Ｄ８から出力されたデータ
はシフトレジスタ５０Ａにパラレルにロードされ、出力
端子Ｄ１，Ｄ３，Ｄ５，Ｄ７から出力されたデータはシ
フトレジスタ５０Ｅにパラレルにロードされる。

【００６３】動作クロックＣＬＫ３が入力される毎に、
シフトレジスタ５０Ａ，５０Ｅのデータはシフトされ
る。転送速度制御信号ＳＰ１がアクティブレベルである
ため、セレクタ５１Ａはシフトレジスタ５０Ａの出力信
号Ｑを選択して出力し、セレクタ５１Ｅはシフトレジス
タ５０Ｅの反転出力信号ＸＱを選択して出力する。

【００６４】転送速度制御信号ＳＰ１がアクティブレベ
ルであるため、転送速度制御回路３６からは選択信号Ｓ
１，Ｓ５のみが出力される。選択信号Ｓ１，Ｓ５が交互
にＨレベルになるのに伴ってデータセレクタ３５Ａにお
けるスイッチ５２Ａ，５２Ｅが交互にオンし、対応する
シフトレジスタ５０Ａ，５０Ｅの出力信号Ｑがバッファ
５３を介してデータ信号ＤＡＴＡとして出力される。一
方、選択信号Ｓ１，Ｓ５が交互にＨレベルになるのに伴
ってストローブセレクタ３５Ｂにおけるスイッチ５４
Ａ，５４Ｅが交互にオンし、シフトレジスタ５０Ａの出
力信号Ｑ、シフトレジスタ５０Ｅの反転出力信号ＸＱが
バッファ５５を介してストローブデータ信号ＳＴＲＢと
して出力される。すなわち、シフトレジスタ５０Ａ，５
０Ｅのシフト動作が行われる間に、データセレクタ３５
Ａからは２ビットのデータ信号ＤＡＴＡが出力され、ス
トローブセレクタ３５Ｂからは２ビットのストローブデ
ータ信号ＳＴＲＢが出力される。

【００６５】さらに、転送速度制御信号ＳＰ１，ＳＰ２
のいずれもアクティブレベルでなく、転送速度が４００
Ｍｂｐｓであるとする。すると、リードクロックＲＣＫ
が入力される毎に、転送用ＦＩＦＯ３２からはバンク４
０Ａ〜４０Ｄの３２ビットのデータが出力される。この
とき、セレクタ３３によって転送用ＦＩＦＯ３２の出力
端子Ｄ０，Ｄ８，Ｄ１６，Ｄ２４から出力されたデータ
はシフトレジスタ５０Ａにパラレルにロードされ、出力
端子Ｄ１，Ｄ９，Ｄ１７，Ｄ２５から出力されたデータ
はシフトレジスタ５０Ｂにパラレルにロードされ、出力
端子Ｄ２，Ｄ１０，Ｄ１８，Ｄ２６から出力されたデー
タせシフトレジスタ５０Ｃにパラレルにロードされ、出
力端子Ｄ３，Ｄ１１，Ｄ１９，Ｄ２７から出力されたデ
ータはシフトレジスタ５０Ｄにパラレルにロードされ
る。

【００６６】動作クロックＣＬＫ３が入力される毎に、
シフトレジスタ５０Ａ〜５０Ｈのデータはシフトされ
る。転送速度制御信号ＳＰ１，ＳＰ２のいずれもアクテ
ィブレベルでないため、セレクタ５１Ａ，５１Ｃ，５１
Ｅ，５１Ｇはそれぞれシフトレジスタ５０Ａ，５０Ｃ，
５０Ｅ，５０Ｇの出力信号Ｑを選択して出力し、セレク
タ５１Ｂ，５１Ｄ，５１Ｆ，５１Ｈはそれぞれシフトレ
ジスタ５０Ｂ，５０Ｄ，５０Ｆ，５０Ｈの反転出力信号
ＸＱを選択して出力する。転送速度制御信号ＳＰ１，Ｓ
Ｐ２のいずれもアクティブレベルでないため、転送速度
制御回路３６からは選択信号Ｓ１〜Ｓ８が出力される。
選択信号Ｓ１〜Ｓ８が順次Ｈレベルになるのに伴ってデ
ータセレクタ３５Ａにおけるスイッチ５２Ａ〜５２Ｈが
順次オンし、対応するシフトレジスタ５０Ａ〜５０Ｈの
出力信号Ｑがバッファ５３を介してデータ信号ＤＡＴＡ
として出力される。一方、選択信号Ｓ１〜Ｓ８が順次Ｈ
レベルになるのに伴ってストローブセレクタ３５Ｂにお
けるスイッチ５４Ａ〜５４Ｈが順次オンし、シフトレジ
スタ５０Ａの出力信号Ｑ、シフトレジスタ５０Ｂの反転
出力信号ＸＱ、シフトレジスタ５０Ｃの出力信号Ｑ、シ
フトレジスタ５０Ｄの反転出力信号ＸＱ、シフトレジス
タ５０Ｅの出力信号Ｑ、シフトレジスタ５０Ｆの反転出
力信号ＸＱ、シフトレジスタ５０Ｇの出力信号Ｑ、シフ
トレジスタ５０Ｈの反転出力信号ＸＱがバッファ５５を
介してストローブデータ信号ＳＴＲＢとして出力され
る。すなわち、シフトレジスタ５０Ａ〜５０Ｈのシフト
動作が行われる間に、データセレクタ３５Ａからは８ビ
ットのデータ信号ＤＡＴＡが出力され、ストローブセレ
クタ３５Ｂからは８ビットのストローブデータ信号ＳＴ
ＲＢが出力される。

【００６７】さて、本実施の形態は上記のように構成さ
れているので、以下の効果がある。 （１）本実施に形態において、パラレル−シリアル変換
器３４を８個のシフトレジスタ５０Ａ〜５０Ｈと８個の
セレクタ５１Ａ〜５１Ｈにて構成し、データの転送速度
に応じて転送用ＦＩＦＯ３２から出力されるデータのビ
ット幅を切り換えるとともに、シフトレジスタ５０Ａ〜
５０Ｈの数を切り換えて転送すべきデータをロードする
ようにした。そして、転送速度制御回路３６から出力さ
れる選択信号Ｓ１〜Ｓ８を切り換える速度を変化させる
ことにより、転送速度を切り換えるようにした。そのた
め、転送用ＦＩＦＯ３２を最大転送速度に応じた内部ク
ロックＣＬＫ１の周波数の３２分の１の周波数の動作ク
ロックＣＬＫ２に基づいて動作させるとともに、パラレ
ル−シリアル変換器３４を内部クロックＣＬＫ１の周波
数の８分の１の周波数の動作クロックＣＬＫ３に基づい
て動作させ、ＤＳエンコーダ３５のみをデータの転送速
度で動作させることができる。よって、データ転送速度
を切り換えるための回路構成が複雑化しないばかりでな
く、転送用ＦＩＦＯ３２及びパラレル−シリアル変換器
３４の消費電力を一定にすることができ、消費電力の増
加を抑制することができる。

【００６８】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）上記の形態では、パラレル−シリアル変換器３４
を８個のシフトレジスタ５０Ａ〜５０Ｈを備えたものと
したが、シフトレジスタの数を任意に変更してもよい。
この場合には、転送用ＦＩＦＯ３２から出力されるパラ
レルデータのビット幅を、パラレル−シリアル変換器３
４をシフトレジスタの個数に応じて変更すればよい。

【００６９】

【発明の効果】以上詳述したように、本発明は、データ
の転送速度を変化させるための回路構成を簡略化できる
とともに、消費電力の増加を抑制することができる。

【図面の簡単な説明】

【図１】実施の形態のIEEE1394バスを用いたシステム構
成図

【図２】パソコン内の構成を説明するためのブロック図

【図３】IEEE1394用プロトコルコントローラを説明する
ためのブロック図

【図４】リンク層処理回路及び物理層処理回路の一部を
示すブロック図

【図５】転送用ＦＩＦＯを示すブロック図

【図６】パラレル−シリアル変換器及びＤＳエンコーダ
を示すブロック図

【図７】パラレル−シリアル変換器へのデータのロード
を示す説明図

【図８】転送速度制御部を示すブロック図

【図９】ＤＳエンコーダの処理を示す波形図

【図１０】データ転送のタイミングを示すタイムチャー
ト

【図１１】データ転送のタイミングを示すタイムチャー
ト

【図１２】データ転送のタイミングを示すタイムチャー
ト

【図１３】従来のリンク層処理回路及び物理層処理回路
を示すブロック図

【図１４】従来のＤＳエンコーダを示すブロック図

【図１５】従来のＤＳエンコーダの処理を示す波形図

【符号の説明】

３２ 転送用データ記憶手段としての転送用ＦＩＦＯ ３４ パラレル−シリアル変換器 ３５ ＤＳエンコーダ ３５Ａ データセレクタ ３５Ｂ ストローブセレクタ ５０Ａ〜５０Ｈ シフトレジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 パラレルの転送データを転送速度に応じ
   た転送クロックに同期してシリアルデータに変換するた
   めのパラレル−シリアル変換器と、パラレル−シリアル
   変換器から出力されるシリアルデータに基づいて転送ク
   ロックを再生するためのストローブデータを生成し、該
   シリアルデータ及びストローブデータを出力するエンコ
   ーダとを備えたデータ転送装置において、 前記パラレル−シリアル変換器は、転送速度よりも遅い
   第１の速度で動作しかつ前記転送データを転送速度に応
   じたビット幅データとして一括してパラレルに格納する
   ための複数のレジスタであって、複数のレジスタは相補
   の出力信号を出力することと、 前記エンコーダは、前記複数のレジスタの出力を転送速
   度に応じて順次選択して出力するデータセレクタと、前
   記複数のレジスタの出力及び反転出力を転送速度に応じ
   て順次選択して出力するストローブセレクタとを備える
   データ転送装置。
2. 【請求項２】 前記第１の速度よりも遅い第２の速度で
   動作しかつ前記転送データを転送速度に応じたビット幅
   のデータとして出力するための転送用データ記憶手段を
   備える請求項１に記載のデータ転送装置。
3. 【請求項３】 パラレルデータを転送クロックに同期し
   てシリアルデータに変換し、該シリアルデータに基づい
   て転送クロックを再生するためのストローブデータを生
   成し、該シリアルデータ及びストローブデータを転送す
   るようにしたデータ転送方法において、 前記パラレルデータを転送速度に応じたビット幅のデー
   タに変換し、この変換されたデータを転送速度よりも遅
   い速度で動作する複数のレジスタに一括して格納し、各
   レジスタの出力を転送速度に基づいて順次選択すること
   によりシリアルデータ及びストローブデータを転送する
   ようにしたデータ転送方法。