JP2000089968A - マイクロコンピュータ - Google Patents
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Abstract
(57)【要約】
【課題】 高速通信及びそれに伴う割込み処理を実行す
る際のソフトウエア処理の負担を軽減し、様々な割込み
要求の発生方法を実現する。 【解決手段】 マイクロコンピュータを初期化した際、
レジスタ１１，１２，１３に対し割込み処理を実行する
為の８ビットの基準データＡ，Ｂ，Ｃを格納しておく。
そして、送信側から受信側へ８ビットデータをシリアル
通信し、ＦＩＦＯメモリ１０に順次格納する。この時、
ＦＩＦＯメモリ１０に書き込まれた値がレジスタ１２，
１３，１４の基準データＡ，Ｂ，Ｃの何れかの値と一致
した場合、比較回路１５，１６，１７が一致信号Ｄ，
Ｅ，Ｆを出力するが、一致信号Ｄ，Ｅ，Ｆの何れか１
つ、発生順序等が設定値と合致した場合はカウンタ１９
を＋１インクリメントする。そして、カウンタ１９の値
がレジスタ２１の値と一致すると、割込み処理が実行さ
れる。
る際のソフトウエア処理の負担を軽減し、様々な割込み
要求の発生方法を実現する。 【解決手段】 マイクロコンピュータを初期化した際、
レジスタ１１，１２，１３に対し割込み処理を実行する
為の８ビットの基準データＡ，Ｂ，Ｃを格納しておく。
そして、送信側から受信側へ８ビットデータをシリアル
通信し、ＦＩＦＯメモリ１０に順次格納する。この時、
ＦＩＦＯメモリ１０に書き込まれた値がレジスタ１２，
１３，１４の基準データＡ，Ｂ，Ｃの何れかの値と一致
した場合、比較回路１５，１６，１７が一致信号Ｄ，
Ｅ，Ｆを出力するが、一致信号Ｄ，Ｅ，Ｆの何れか１
つ、発生順序等が設定値と合致した場合はカウンタ１９
を＋１インクリメントする。そして、カウンタ１９の値
がレジスタ２１の値と一致すると、割込み処理が実行さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアル通信を行
う為のマイクロコンピュータに関する。
う為のマイクロコンピュータに関する。
【０００２】
【従来の技術】コンピュータ間のシリアル通信方法とし
て、ＵＡＲＴ（Universal Asynchronous Receiver T
ransmitter）という汎用非同期送受信方法がある。これ
は、送信側が受信側に対しＵＡＲＴの規格に合致したデ
ータをパラレル状態からシリアル状態に変換して送信
し、受信側は当該受信データをシリアル状態からパラレ
ル状態に再び変換し、その内容に応じた演算処理を実行
するものである。ＵＡＲＴは、送信側から受信側へデー
タ転送を行う為のクロックを必要としない為、送信側が
受信側の同期動作の規制を受けることなく非同期にデー
タ転送を実行できる利点を有する。
て、ＵＡＲＴ（Universal Asynchronous Receiver T
ransmitter）という汎用非同期送受信方法がある。これ
は、送信側が受信側に対しＵＡＲＴの規格に合致したデ
ータをパラレル状態からシリアル状態に変換して送信
し、受信側は当該受信データをシリアル状態からパラレ
ル状態に再び変換し、その内容に応じた演算処理を実行
するものである。ＵＡＲＴは、送信側から受信側へデー
タ転送を行う為のクロックを必要としない為、送信側が
受信側の同期動作の規制を受けることなく非同期にデー
タ転送を実行できる利点を有する。
【０００３】図６は、ＵＡＲＴ規格でデータ転送を行う
場合のデータ配列を示す図である。尚、送信側から受信
側へ転送したい本質的なビット数は例えば８ビットと
し、送信側でパラレル状態からシリアル状態に変換され
た後の状態を示す。送信側から受信側へデータ転送を行
わない時、送信側はハイレベルを継続して出力するが、
送信側から受信側へデータ転送を行う時、送信側は本質
的な８ビットデータに対しスタートビット（ローレベ
ル）を付加した９ビットデータを出力する。受信側に転
送された９ビットデータは、ボーレイト信号（９６００
ｂｐｓ，２８８００ｂｐｓ等）を基にサンプリングされ
る。ボーレイト信号の発生周期と９ビット各データの発
生周期との相対的関係は予め定められ、ボーレイト信号
の発生周期は９ビット各データの発生周期と比べて極め
て短い。そこで、受信側がスタートビットを受信した時
点以降の受信側の入力レベルをボーレイト信号によるサ
ンプリングで確認し、受信側の入力が一定時間ローレベ
ルを継続した時、スタートビットが存在し且つスタート
ビットに続き８ビットデータが転送されて来るものと判
断し、ボーレイト信号を基に９ビット各データと略同一
周期のクロック信号を９ビット各データの中間付近で発
生する。本質的な８ビットデータは前記クロック信号に
同期してシフトレジスタに順次格納され、その後、８ビ
ットデータに基づき演算処理が実行される。
場合のデータ配列を示す図である。尚、送信側から受信
側へ転送したい本質的なビット数は例えば８ビットと
し、送信側でパラレル状態からシリアル状態に変換され
た後の状態を示す。送信側から受信側へデータ転送を行
わない時、送信側はハイレベルを継続して出力するが、
送信側から受信側へデータ転送を行う時、送信側は本質
的な８ビットデータに対しスタートビット（ローレベ
ル）を付加した９ビットデータを出力する。受信側に転
送された９ビットデータは、ボーレイト信号（９６００
ｂｐｓ，２８８００ｂｐｓ等）を基にサンプリングされ
る。ボーレイト信号の発生周期と９ビット各データの発
生周期との相対的関係は予め定められ、ボーレイト信号
の発生周期は９ビット各データの発生周期と比べて極め
て短い。そこで、受信側がスタートビットを受信した時
点以降の受信側の入力レベルをボーレイト信号によるサ
ンプリングで確認し、受信側の入力が一定時間ローレベ
ルを継続した時、スタートビットが存在し且つスタート
ビットに続き８ビットデータが転送されて来るものと判
断し、ボーレイト信号を基に９ビット各データと略同一
周期のクロック信号を９ビット各データの中間付近で発
生する。本質的な８ビットデータは前記クロック信号に
同期してシフトレジスタに順次格納され、その後、８ビ
ットデータに基づき演算処理が実行される。
【０００４】図５は、ＵＡＲＴの受信側に対応する一般
的なマイクロコンピュータを示すブロック図である。
的なマイクロコンピュータを示すブロック図である。
【０００５】図５において、ＲＯＭ（１）はマイクロコ
ンピュータを動作制御する為のプログラムデータ、テー
ブルデータ等が格納されたものである。プログラムカウ
ンタ（２）はＲＯＭ（１）をアドレス指定するものであ
る。インストラクションレジスタ（３）はＲＯＭ（１）
の読み出しデータを一時保持するものである。インスト
ラクションデコーダ（４）はインストラクションレジス
タ（３）の保持内容を解読し、マイクロコンピュータを
各種演算処理させる為の制御信号を出力するものであ
る。ボーレイト発生回路（５）はボーレイト信号（９６
００ｂｐｓ，２８８００ｂｐｓ等）を出力するものであ
る。スタートビット検出回路（６）は、図６に示す９ビ
ットのシリアルデータと、ボーレイト信号とが供給され
る。即ち、スタートビット検出回路（６）は、９ビット
データの先頭に位置するスタートビットをボーレイト信
号でサンプリングし、ローレベルが一定数以上サンプリ
ングされた時にスタートビットが存在するものと判断
し、本質的な８ビットデータのみを出力すると共に、ボ
ーレイト信号を基に９ビット各データの中間付近でシフ
トクロック信号ＳＣＬＫを出力する。シフトレジスタ
（７）は８ビットで構成され、前段のスタートビット検
出回路（６）が出力する８ビットデータをシフトクロッ
ク信号ＳＣＬＫに同期して順次シフトし保持するもので
ある。フラグ（８）はシフトレジスタ（７）が８ビット
データを全て保持した時点でセットされるものである。
シリアルパラレル変換回路（９）は、ＲＯＭ（１）のプ
ログラムデータを解読した結果得られる制御信号により
フラグ（８）のセット状態が検出された時、シフトレジ
スタ（７）に保持された８ビットデータをシリアル状態
からパラレル状態に変換するものである。
ンピュータを動作制御する為のプログラムデータ、テー
ブルデータ等が格納されたものである。プログラムカウ
ンタ（２）はＲＯＭ（１）をアドレス指定するものであ
る。インストラクションレジスタ（３）はＲＯＭ（１）
の読み出しデータを一時保持するものである。インスト
ラクションデコーダ（４）はインストラクションレジス
タ（３）の保持内容を解読し、マイクロコンピュータを
各種演算処理させる為の制御信号を出力するものであ
る。ボーレイト発生回路（５）はボーレイト信号（９６
００ｂｐｓ，２８８００ｂｐｓ等）を出力するものであ
る。スタートビット検出回路（６）は、図６に示す９ビ
ットのシリアルデータと、ボーレイト信号とが供給され
る。即ち、スタートビット検出回路（６）は、９ビット
データの先頭に位置するスタートビットをボーレイト信
号でサンプリングし、ローレベルが一定数以上サンプリ
ングされた時にスタートビットが存在するものと判断
し、本質的な８ビットデータのみを出力すると共に、ボ
ーレイト信号を基に９ビット各データの中間付近でシフ
トクロック信号ＳＣＬＫを出力する。シフトレジスタ
（７）は８ビットで構成され、前段のスタートビット検
出回路（６）が出力する８ビットデータをシフトクロッ
ク信号ＳＣＬＫに同期して順次シフトし保持するもので
ある。フラグ（８）はシフトレジスタ（７）が８ビット
データを全て保持した時点でセットされるものである。
シリアルパラレル変換回路（９）は、ＲＯＭ（１）のプ
ログラムデータを解読した結果得られる制御信号により
フラグ（８）のセット状態が検出された時、シフトレジ
スタ（７）に保持された８ビットデータをシリアル状態
からパラレル状態に変換するものである。
【０００６】ＦＩＦＯ（Fast In Fast Out）メモリ
（１０）は特定の記憶容量を有するデータの書き込み及
び読み出しが可能なメモリであり、先に書き込んだデー
タから順番に読み出しを行うものである。ＦＩＦＯメモ
リ（１０）は、シリアルパラレル変換回路（９）で変換
された８ビットデータを順次書き込むものであり、全ア
ドレスに対する書き込み動作が終了すると、読み出し動
作を開始する。尚、ＦＩＦＯメモリ（１０）を設けない
場合、シリアルパラレル変換回路（９）がパラレル状態
の８ビットデータを出力する毎に、８ビットデータを内
部バス（１１）に取り込む為のプログラム命令を実行し
なければならない為、ボーレイト信号の値を例えば９６
００ｂｐｓから２８８００ｂｐｓへ変更して通信速度を
上昇させると、シリアルパラレル変換回路（９）の出力
を内部バス（１１）に取り込む為のソフトウエア処理が
間に合わなくなって受信側の演算処理に支障を来す問題
がある。そこで、ＦＩＦＯメモリ（１０）を設け、ＦＩ
ＦＯメモリ（１０）の全アドレスに対する書き込み動作
が終了する毎に、ＦＩＦＯメモリ（１０）の全内容を内
部バス（１１）に取り込む為のプログラム命令を実行す
れば、通信速度の高速化に対応できる。
（１０）は特定の記憶容量を有するデータの書き込み及
び読み出しが可能なメモリであり、先に書き込んだデー
タから順番に読み出しを行うものである。ＦＩＦＯメモ
リ（１０）は、シリアルパラレル変換回路（９）で変換
された８ビットデータを順次書き込むものであり、全ア
ドレスに対する書き込み動作が終了すると、読み出し動
作を開始する。尚、ＦＩＦＯメモリ（１０）を設けない
場合、シリアルパラレル変換回路（９）がパラレル状態
の８ビットデータを出力する毎に、８ビットデータを内
部バス（１１）に取り込む為のプログラム命令を実行し
なければならない為、ボーレイト信号の値を例えば９６
００ｂｐｓから２８８００ｂｐｓへ変更して通信速度を
上昇させると、シリアルパラレル変換回路（９）の出力
を内部バス（１１）に取り込む為のソフトウエア処理が
間に合わなくなって受信側の演算処理に支障を来す問題
がある。そこで、ＦＩＦＯメモリ（１０）を設け、ＦＩ
ＦＯメモリ（１０）の全アドレスに対する書き込み動作
が終了する毎に、ＦＩＦＯメモリ（１０）の全内容を内
部バス（１１）に取り込む為のプログラム命令を実行す
れば、通信速度の高速化に対応できる。
【０００７】
【発明が解決しようとする課題】図５の場合、ＦＩＦＯ
メモリ（１０）の効果によって通信速度の高速化を図る
ことができる。しかし、受信側が特定の８ビットデータ
を受信した時に限り特定の割込み処理を実現させたい場
合（例えば、送信側がパソコン操作用のマウス、受信側
がマイクロコンピュータであって、マウスからマイクロ
コンピュータにディスプレイ上の位置データを転送した
際、位置データが特定値である時はディスプレイ表示を
一部変更する場合等）、プログラム命令を解読した結果
得られる制御信号により、ＦＩＦＯメモリ（１０）の各
アドレスの内容を逐次監視しなければならず、ソフトウ
エア処理の負担が重くなる問題があった。
メモリ（１０）の効果によって通信速度の高速化を図る
ことができる。しかし、受信側が特定の８ビットデータ
を受信した時に限り特定の割込み処理を実現させたい場
合（例えば、送信側がパソコン操作用のマウス、受信側
がマイクロコンピュータであって、マウスからマイクロ
コンピュータにディスプレイ上の位置データを転送した
際、位置データが特定値である時はディスプレイ表示を
一部変更する場合等）、プログラム命令を解読した結果
得られる制御信号により、ＦＩＦＯメモリ（１０）の各
アドレスの内容を逐次監視しなければならず、ソフトウ
エア処理の負担が重くなる問題があった。
【０００８】そこで、本発明は、ソフトウエア処理の負
担を軽減し、高速通信処理とそれに伴う割り込み処理を
実現できるマイクロコンピュータを提供することを目的
とする。
担を軽減し、高速通信処理とそれに伴う割り込み処理を
実現できるマイクロコンピュータを提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、所定ビット数単位
のシリアルデータが外部から供給される毎に前記シリア
ルデータの内容に応じた演算処理を行うマイクロコンピ
ュータにおいて、異なる基準データが予め格納された複
数のレジスタと、前記シリアルデータを前記複数のレジ
スタに格納された異なる基準データと比較し、前記シリ
アルデータが前記異なる基準データの何れかと一致した
時に一致信号を出力する複数の比較回路と、前記一致信
号の少なくとも発生方法に基づいて割込み要求信号を発
生する割込み回路と、を備えたことを特徴とする。
解決する為に創作されたものであり、所定ビット数単位
のシリアルデータが外部から供給される毎に前記シリア
ルデータの内容に応じた演算処理を行うマイクロコンピ
ュータにおいて、異なる基準データが予め格納された複
数のレジスタと、前記シリアルデータを前記複数のレジ
スタに格納された異なる基準データと比較し、前記シリ
アルデータが前記異なる基準データの何れかと一致した
時に一致信号を出力する複数の比較回路と、前記一致信
号の少なくとも発生方法に基づいて割込み要求信号を発
生する割込み回路と、を備えたことを特徴とする。
【００１０】また、前記所定ビット数単位のシリアルデ
ータは、パラレル変換された後、ＦＩＦＯメモリに格納
されることを特徴とする。
ータは、パラレル変換された後、ＦＩＦＯメモリに格納
されることを特徴とする。
【００１１】また、前記比較回路は、前記ＦＩＦＯメモ
リから順次書き込まれる所定ビット数単位のパラレルデ
ータを異なる基準データと比較することを特徴とする。
リから順次書き込まれる所定ビット数単位のパラレルデ
ータを異なる基準データと比較することを特徴とする。
【００１２】また、前記割込み回路は、前記一致信号の
少なくとも選択、発生順序を制御する制御回路を含むこ
とを特徴とする。
少なくとも選択、発生順序を制御する制御回路を含むこ
とを特徴とする。
【００１３】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。
的に説明する。
【００１４】図１はＵＡＲＴの受信側に対応する本発明
のマイクロコンピュータを示すブロック図である。尚、
図１において図５と同一構成については同一番号を記す
と共にその説明を省略する。
のマイクロコンピュータを示すブロック図である。尚、
図１において図５と同一構成については同一番号を記す
と共にその説明を省略する。
【００１５】図１において、レジスタ（１２）（１３）
（１４）には所定の割り込み処理を実行する為の８ビッ
トの基準データが格納される。例えば、マイクロコンピ
ュータが電源の投入に伴い初期化される時、ＲＯＭ
（１）の初期化プログラム命令の解読結果に従って、レ
ジスタ（１２）（１３）（１４）には内部バス（１１）
を介して基準データＡ，Ｂ，Ｃが格納される。比較回路
（１５）（１６）（１７）は、ＦＩＦＯメモリ（１０）
に書き込まれた８ビットデータとレジスタ（１２）（１
３）（１４）に予め格納された基準データＡ，Ｂ，Ｃと
を比較し、両者が一致した時に一致信号Ｄ，Ｅ，Ｆを出
力するものである。制御回路（１８）は、比較回路（１
５）（１６）（１７）からの一致信号Ｄ，Ｅ，Ｆが供給
され、一致信号の何れか１つ、一致信号の発生順序、一
致信号の組合せ等に応じて、カウンタ（１９）を＋１イ
ンクリメントする為の信号を出力するものである。カウ
ンタ（２１）は初期化プログラム命令の解読結果に従っ
て初めはリセットされた状態とする。レジスタ（２０）
には、初期化プログラム命令の解読結果に従って、制御
回路（１８）を活性化する為の活性化データが内部バス
（１１）を介して格納される。尚、活性化データは、制
御回路（１８）の構造に１対１に対応した値となる。レ
ジスタ（２１）には、初期化プログラム命令の解読結果
に従って例えば＋１が格納される。比較回路（２２）は
カウンタ（１９）の値をレジスタ（２１）の値と比較
し、両者が一致した時に一致信号を出力するものであ
る。この時の一致信号が割込み要求信号であり、予め定
められた割込み処理が実行される。この割込み処理が終
了すると、カウンタ（１９）の値はリセットされ次の割
込み要求の待機状態となる。
（１４）には所定の割り込み処理を実行する為の８ビッ
トの基準データが格納される。例えば、マイクロコンピ
ュータが電源の投入に伴い初期化される時、ＲＯＭ
（１）の初期化プログラム命令の解読結果に従って、レ
ジスタ（１２）（１３）（１４）には内部バス（１１）
を介して基準データＡ，Ｂ，Ｃが格納される。比較回路
（１５）（１６）（１７）は、ＦＩＦＯメモリ（１０）
に書き込まれた８ビットデータとレジスタ（１２）（１
３）（１４）に予め格納された基準データＡ，Ｂ，Ｃと
を比較し、両者が一致した時に一致信号Ｄ，Ｅ，Ｆを出
力するものである。制御回路（１８）は、比較回路（１
５）（１６）（１７）からの一致信号Ｄ，Ｅ，Ｆが供給
され、一致信号の何れか１つ、一致信号の発生順序、一
致信号の組合せ等に応じて、カウンタ（１９）を＋１イ
ンクリメントする為の信号を出力するものである。カウ
ンタ（２１）は初期化プログラム命令の解読結果に従っ
て初めはリセットされた状態とする。レジスタ（２０）
には、初期化プログラム命令の解読結果に従って、制御
回路（１８）を活性化する為の活性化データが内部バス
（１１）を介して格納される。尚、活性化データは、制
御回路（１８）の構造に１対１に対応した値となる。レ
ジスタ（２１）には、初期化プログラム命令の解読結果
に従って例えば＋１が格納される。比較回路（２２）は
カウンタ（１９）の値をレジスタ（２１）の値と比較
し、両者が一致した時に一致信号を出力するものであ
る。この時の一致信号が割込み要求信号であり、予め定
められた割込み処理が実行される。この割込み処理が終
了すると、カウンタ（１９）の値はリセットされ次の割
込み要求の待機状態となる。
【００１６】図２、図３、図４は制御回路（１８）の一
例を示す回路ブロック図である。
例を示す回路ブロック図である。
【００１７】図２において、制御回路（１８）はＯＲゲ
ート（２３）及びＡＮＤゲート（２４）から成る。ＯＲ
ゲート（２３）は一致信号Ｄ，Ｅ，Ｆが供給され、ＡＮ
Ｄゲート（２４）はレジスタ（２０）に初期設定された
論理値「１」が供給されて開状態となる。従って、ＡＮ
Ｄゲート（２４）から一致信号Ｄ，Ｅ，Ｆのうち最初の
一致信号が出力されると、カウンタ（１９）が＋１イン
クリメントされ、比較回路（２２）の一致信号に応じて
割込み処理が実行される。
ート（２３）及びＡＮＤゲート（２４）から成る。ＯＲ
ゲート（２３）は一致信号Ｄ，Ｅ，Ｆが供給され、ＡＮ
Ｄゲート（２４）はレジスタ（２０）に初期設定された
論理値「１」が供給されて開状態となる。従って、ＡＮ
Ｄゲート（２４）から一致信号Ｄ，Ｅ，Ｆのうち最初の
一致信号が出力されると、カウンタ（１９）が＋１イン
クリメントされ、比較回路（２２）の一致信号に応じて
割込み処理が実行される。
【００１８】図３において、制御回路（１８）はマルチ
プレクサ（２５）及びＡＮＤゲート（２６）から成る。
マルチプレクサ（２５）は、一致信号Ｄ，Ｅ，Ｆが供給
されると共に一致信号Ｄ，Ｅ，Ｆの何れか１つのみの通
過を許可する３ビット信号がレジスタ（２０）から供給
される。ＡＮＤゲート（２６）はレジスタ（２０）に初
期設定された論理値「１」が供給されて開状態となる。
従って、ＡＮＤゲート（２６）から一致信号Ｄ，Ｅ，Ｆ
の中から通過許可された特定の１つの一致信号が出力さ
れると、カウンタ（１９）が＋１インクリメントされ、
比較回路（２２）の一致信号に応じて割込み処理が実行
される。
プレクサ（２５）及びＡＮＤゲート（２６）から成る。
マルチプレクサ（２５）は、一致信号Ｄ，Ｅ，Ｆが供給
されると共に一致信号Ｄ，Ｅ，Ｆの何れか１つのみの通
過を許可する３ビット信号がレジスタ（２０）から供給
される。ＡＮＤゲート（２６）はレジスタ（２０）に初
期設定された論理値「１」が供給されて開状態となる。
従って、ＡＮＤゲート（２６）から一致信号Ｄ，Ｅ，Ｆ
の中から通過許可された特定の１つの一致信号が出力さ
れると、カウンタ（１９）が＋１インクリメントされ、
比較回路（２２）の一致信号に応じて割込み処理が実行
される。
【００１９】図４において、制御回路（１８）は３個の
Ｄ型フリップフロップ（２７）（２８）（２９）と３個
のＡＮＤゲート（３０）（３１）（３２）から成る。最
終段のＡＮＤゲート（３２）はレジスタ（２０）に初期
設定された論理値「１」が供給されて開状態となる。従
って、一致信号Ｄが発生するとクロック信号ＣＬＫに同
期してＡＮＤゲート（３０）が開状態となり、一致信号
Ｅが発生するとクロック信号ＣＬＫに同期してＡＮＤゲ
ート（３１）が開状態となり、更に、一致信号Ｆが発生
するとクロック信号ＣＬＫに同期してＡＮＤゲート（３
２）からハイレベルが出力される。即ち、一致信号が
Ｄ，Ｅ，Ｆの順序で発生すると、カウンタ（１９）が＋
１インクリメントされ、比較回路（２２）の一致信号に
応じて割込み処理が実行される。但し、一致信号の発生
順序は上記以外に設定しても何ら差し支えない。
Ｄ型フリップフロップ（２７）（２８）（２９）と３個
のＡＮＤゲート（３０）（３１）（３２）から成る。最
終段のＡＮＤゲート（３２）はレジスタ（２０）に初期
設定された論理値「１」が供給されて開状態となる。従
って、一致信号Ｄが発生するとクロック信号ＣＬＫに同
期してＡＮＤゲート（３０）が開状態となり、一致信号
Ｅが発生するとクロック信号ＣＬＫに同期してＡＮＤゲ
ート（３１）が開状態となり、更に、一致信号Ｆが発生
するとクロック信号ＣＬＫに同期してＡＮＤゲート（３
２）からハイレベルが出力される。即ち、一致信号が
Ｄ，Ｅ，Ｆの順序で発生すると、カウンタ（１９）が＋
１インクリメントされ、比較回路（２２）の一致信号に
応じて割込み処理が実行される。但し、一致信号の発生
順序は上記以外に設定しても何ら差し支えない。
【００２０】尚、本発明の実施の形態は、３種類の割込
み処理を用意しているが、これに限定されないことは言
うまでもない。
み処理を用意しているが、これに限定されないことは言
うまでもない。
【００２１】以上より、本発明の実施の形態によれば、
高速通信とそれに伴う割込み処理を実行する際、ソフト
ウエア処理の負担を軽減でき、様々な割込み要求の発生
方法を実現できる。
高速通信とそれに伴う割込み処理を実行する際、ソフト
ウエア処理の負担を軽減でき、様々な割込み要求の発生
方法を実現できる。
【００２２】
【発明の効果】本発明によれば、高速通信とそれに伴う
割込み処理を実行する際、ソフトウエア処理の負担を軽
減でき、様々な割込み要求の発生方法を実現できる作用
効果を奏する。
割込み処理を実行する際、ソフトウエア処理の負担を軽
減でき、様々な割込み要求の発生方法を実現できる作用
効果を奏する。
【図１】本発明のマイクロコンピュータを示すブロック
図である。
図である。
【図２】制御回路の第１実施回路を示す回路ブロック図
である。
である。
【図３】制御回路の第２実施回路を示す回路ブロック図
である。
である。
【図４】制御回路の第３実施回路を示す回路ブロック図
である。
である。
【図５】従来のマイクロコンピュータを示すブロック図
である。
である。
【図６】ＵＡＲＴ規格でデータ転送を行う場合のデータ
配列を示す図である。
配列を示す図である。
（１０） ＦＩＦＯメモリ （１２）（１３）（１４） レジスタ （１５）（１６）（１７）（２２） 比較回路 （１８） 制御回路 （１９） カウンタ （２０）（２１） レジスタ
Claims (4)
- 【請求項１】 所定ビット数単位のシリアルデータが外
部から供給される毎に前記シリアルデータの内容に応じ
た演算処理を行うマイクロコンピュータにおいて、 異なる基準データが予め格納された複数のレジスタと、 前記シリアルデータを前記複数のレジスタに格納された
異なる基準データと比較し、前記シリアルデータが前記
異なる基準データの何れかと一致した時に一致信号を出
力する複数の比較回路と、 前記一致信号の発生方法に基づいて割込み要求信号を発
生する割込み回路と、 を備えたことを特徴とするマイクロコンピュータ。 - 【請求項２】 前記所定ビット数単位のシリアルデータ
は、パラレル変換された後、ＦＩＦＯメモリに格納され
ることを特徴とする請求項１記載のマイクロコンピュー
タ。 - 【請求項３】 前記比較回路は、前記ＦＩＦＯメモリか
ら順次書き込まれる所定ビット数単位のパラレルデータ
を異なる基準データと比較することを特徴とする請求項
２記載のマイクロコンピュータ。 - 【請求項４】 前記割込み回路は、前記一致信号の少な
くとも選択、発生順序を制御する制御回路を含むことを
特徴とする請求項１記載のマイクロコンピュータ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10254043A JP2000089968A (ja) | 1998-09-08 | 1998-09-08 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10254043A JP2000089968A (ja) | 1998-09-08 | 1998-09-08 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000089968A true JP2000089968A (ja) | 2000-03-31 |
Family
ID=17259450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10254043A Pending JP2000089968A (ja) | 1998-09-08 | 1998-09-08 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000089968A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010198624A (ja) * | 2004-07-27 | 2010-09-09 | Fujitsu Component Ltd | 情報処理システムの制御方法 |
-
1998
- 1998-09-08 JP JP10254043A patent/JP2000089968A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010198624A (ja) * | 2004-07-27 | 2010-09-09 | Fujitsu Component Ltd | 情報処理システムの制御方法 |
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