JPH08161258A

JPH08161258A - データ処理装置

Info

Publication number: JPH08161258A
Application number: JP30065894A
Authority: JP
Inventors: Satoshi Sakai; 聡酒井; Kazuyuki Mitsuishi; 和幸三石
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-12-05
Filing date: 1994-12-05
Publication date: 1996-06-21

Abstract

(57)【要約】【目的】本発明は、ＶＭＥバスを採用しているデータ
処理装置に係り、特に、ＶＭＥバスの制御装置に関し、
計算機業界標準のVME バスの採用によりシステムをオー
プン化して、且つ、該VME バスで高性能のデータ転送を
行う。【構成】アドレス線とデータ線が分離しており、且
つ、該アドレス線を利用してデータ転送を行うことで、
データ幅の拡張をしている、例えば、ＶＭＥ６４仕様を
採用しているデータ処理システムにおいて、該ＶＭＥ64
仕様でのアドレスストローブ(*AS),データストローブ(*
DS) と応答信号(*DTACK)とによるシェイクハンドによ
り、アドレスのみを転送した後、アドレス線, データ線
にデータの載せるデータ転送手順を変更して、アドレス
ストローブ(AS)から所定の時間(a) 後のタイミングで、
データストローブ(DS)を送出して、上記アドレス線をデ
ータ線に切り換え、該アドレス線とデータ線でデータを
転送するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所謂計算機業界の標準
と言われるＶＭＥバスを採用しているデータ処理装置に
係り、特に該ＶＭＥバスの制御装置に関する。

【０００２】近年のデータ処理システムのシステムバス
及び入出力バスにおいては、データ処理システムのオー
プン化に伴い、他社でも採用している標準バス、例え
ば、上記ＶＭＥバスを使用するデータ処理システムが増
加している。

【０００３】一方、データ処理システムの高性能化を実
現するため、高速にデータ転送ができるバス制御手段が
求められる。この為、オープンで、且つ，高性能化を実
現できるデータ処理システムが必要とされる。

【０００４】

【従来の技術】図７〜図１４は、オープン化された従来
のデータ処理装置を説明する図で、入出力バス 5に、計
算機業界の標準と言われるバーサモジュールヨーロッパ
バス (以下、ＶＭＥバスという) を使用したデータ処理
装置を示しており、図７は、全体構成の例を示し、図８
は、バス変換チャネルの構成例を示し、図９〜図１２
は、システムバスとＶＭＥバスとの間のバス変換動作の
動作タイムチャート例であり、図１３，図１４は、ＶＭ
Ｅ６４規格によるデータ転送の問題点を説明する図であ
る。

【０００５】先ず、図７において、中央処理装置(CPU)
1 が、主記憶装置(MM) 2上に展開されている所定のプロ
グラムを実行し、所定の入出力命令を発行すると、該入
出力命令が指示する入出力コマンドが、バス変換チャネ
ル 3から汎用バスアダプタ 6に転送される。

【０００６】そして、、システムバス 4と, バススレー
ブとして動作するバス変換チャネル3と、上記ＶＭＥバ
スで構成されている入出力バス 5, バスマスタとして動
作する汎用バスアダプタ 6を介して、主記憶装置(MM) 2
と、入出力装置 7との間で、上記ＶＭＥバス規格による
データ転送が行われる。このとき、バス変換チャネル3
において、クロック同期で動作するシステムバス 4と、
非同期で動作する上記ＶＭＥバス 5との間のタイミング
変換が行われる。

【０００７】上記ＶＭＥバス規格は、米国電気電子工学
協会(IEEE)Ｐ１０１４、国際電気標準会議(IEC) 47b で
採択された規格で、ＶＭＥバス仕様バージョン・レビジ
ョンC1 (32ビット規格)/D1.6 (64ビット規格) がある。
いずれも、非同期によるデータ伝送規格で、データ処理
装置内のクロックに同期して動作するシステムバス 4と
の間では、バス変換チャネル 3によるタイミング変換が
必要となる。

【０００８】図８は、上記バス変換チャネル 3の構成例
を示しており、システムバス 4との間のデータ転送を制
御するシステムバス制御部 30 と、ＶＭＥバス 5との間
のデータ転送を制御する VMEバス制御部 31 とからな
り、それぞれにデータバッファ300と、データバッファ
310a,310bを備えて、後述するように、例えば、入出力
装置 7から主記憶装置(MM) 2にライトする場合、ＶＭＥ
バス 5から非同期で受信したデータをデータバッファ 3
10a,又は、310bにバッファリングした後、所定のタイミ
ングをとって、例えば、システムバス制御部 30 のデー
タバッファ 300に送信し、該データバッファ 300でバッ
ファリングした後、クロックに同期したタイミングでシ
ステムバス 4を介して主記憶装置(MM) 2にライトする。
リードの場合には、上記動作の逆動作となる。

【０００９】以下、図８に示した VMEバス制御部の構成
例と、図９〜図１２に示したシステムバスとＶＭＥバス
との間のバス変換動作の動作タイムチャートにより、上
記ＶＭＥバスの動作を説明する。

【００１０】ＶＭＥバス 5は、アドレス修飾ビット(AM0
〜AM5)と、アドレス線(A31〜A00)と、アドレスストロー
ブ線(*AS) と、データストローブ線(*DS) と、応答信号
線(*DTACK)と、データ線(D31〜D00)からなり、図７に示
した汎用バスアダプタ 6をバスマスタとし、バス変換チ
ャネル 3をバススレーブとして、バスマスタの汎用バス
アダプタ 6からのアドレスストローブ(*AS),データスト
ローブ(*DS) に応答して、バススレーブのバス変換チャ
ネル 3が応答信号(*DTACK)を返す形式のハンドシェイク
を繰り返して、所定のデータ転送を行う。

【００１１】上記図８のバス変換チャネル 3の VMEバス
制御部 31 には、上記データバッファ 310a,310bの他
に、上記アドレス修飾ビット(AM0〜AM5)をデコードする
デコード回路 311があり、所定のデータ転送モード信号
を出力し、該データ転送モード信号によって、VME 標準
タイミング制御回路 312が起動される。

【００１２】該VME 標準タイミング制御回路 312では、
前記のバスマスタである汎用バスアダプタ 6からのアド
レスストローブ(*AS),データストローブ(*DS) を受信し
て、アドレス, データを認識すると、応答信号(*DTACK)
を返送する。

【００１３】図９，図１０は、入出力装置 7から主記憶
装置(MM) 2へのライト動作の場合を示し、図１１，図１
２は, 主記憶装置(MM) 2から入出力装置 7へのリード動
作の場合を示しているが、何れの場合においても、汎用
バスアダプタ 6はバスマスタとして動作し、バス変換チ
ャネル 3はバススレーブとして動作する。

【００１４】先ず、図９，図１０の動作タイミングによ
り、ライト動作について説明する。本例では、１６バイ
ト転送の場合を示しているが、他の３２バイト転送等の
場合についても同様の動作をする。

【００１５】バスマスタの汎用バスアダプタ 6から、図
９に示したアドレスストローブ(*AS:*は立下がり信号で
あることを示す),データストローブ(*DS) が出力され、
アドレス修飾ビット(AM5〜AM0)に転送モード (ライト動
作) を設定し、アドレス線(A31〜A00), 及びデータ線(D
31〜D00)に、それぞれ、VME バス 5のアドレス空間内に
おいて、バス変換チャネル 3を指示するアドレスと、ラ
イトすべき最初のデータ（４バイト：３２ビット）D0を
設定する。

【００１６】バススレーブのバス変換チャネル 3のVME
バス制御部 31 で、該汎用バスアダプタ 6から送られて
きたアドレス修飾ビット(AM5〜AM0)をデコードし、ライ
ト動作であることを認識して、該アドレス, データ(D0)
を取り込むと、応答信号(*DTACK)を汎用バスアダプタ 6
に返送する。このとき、該３２ビット（４バイト）のデ
ータ(D0)が、上記 VMEバス制御部 31 のデータバッファ
310a,又は310bにバッファリングされる。

【００１７】上記と同じ動作を４回繰り返して、上記 V
MEバス制御部 31 のデータバッファ310a,又は310bに、
１６バイト(D0 〜D3) のデータがバッファリングされた
ことを、該 VMEバス制御部 31 が認識すると、例えば、
システムバス制御部 30 のデータバッファ 300に、上記
バッファリングされている１６バイトのデータを転送す
る。

【００１８】システムバス制御部 30 では、該１６バイ
トのデータの受信が完了したことを認識すると、クロッ
クサイクルで規定されるシステムバス 4に対するアドレ
スストローブ(*AS) を出力し、上記汎用バスアダプタ 6
から送られてきたアドレスで自己が保持している所定の
アドレス変換テーブル｛上記中央処理装置(CPU) 1 が発
行する入出力命令が指示する入出力コマンドに基づいて
生成されるテーブル｝を参照して、システムバス 4のア
ドレスバスに、主記憶装置(MM) 2のライトアドレスを設
定する。

【００１９】該主記憶装置(MM) 2が該ライトアドレスを
認識し、該主記憶装置(MM) 2からライトしても良いこと
を示すクロックに同期した応答信号(*RDY)が返送されて
くると、上記データバッファ 300にバッファリングされ
ている１６バイトのデータを４バイト(32 ビット) 単位
に分割して、図１０に図示されてきる如く、４サイクル
で、合計１６バイトのデータ(D0 〜D3) をブロック転送
して、該アドレスが示す位置からライトする。

【００２０】該１６バイトのライト動作が完了すると、
主記憶装置(MM) 2は、上記応答信号(*RDY)をネゲートす
ることで、一連のライト動作を完了する。尚、上記の例
では、システムバス制御部 30 のデータバッファ 300に
ライトデータをバッファリングする例で説明したが、必
ずしも、該データバッファ 300にバッファリングする必
要はなく、システムバス制御部 30 からの指示に基づい
て、上記 VMEバス制御部 31 のデータバッファ 310a,又
は、310bから、直接、システムバス 4にライトデータを
転送するようにしても良い。

【００２１】次に、図１１，図１２によって、リード動
作について説明する。先ず、ライト動作の場合と同様
に、バスマスタである汎用バスアダプタ 6から、VME バ
ス 5にアドレスストローブ(*AS) と、データストローブ
(*DS) が出力され、アドレス線(A31〜A00)に、上記バス
変換チャネル 3を指示するアドレスを設定し、アドレス
修飾ビット(AM5〜AM0)に所定の転送モード (リード動
作) を設定する。該リード動作の場合、データ線(D31〜
D00)には、何も設定されない。

【００２２】該バススレーブのバス変換チャネル 3の V
MEバス制御部 31 で、該アドレス修飾ビット(AM5〜AM0)
をデコードし、上記アドレスストローブ(*AS),及び、ア
ドレスを認識すると、リード要求があったと認識してシ
ステムバス制御部 30 を起動する。

【００２３】システムバス制御部 30 は、システムバス
4のアドレスストローブ(*AS) を付勢して、上記自己内
に設けられているアドレス変換テーブルを、上記バスマ
スタの汎用バスアダプタ 6から送られてきたアドレスで
参照し、アドレス線(A31〜A00)上に主記憶装置(MM) 2上
のリードアドレスを設定して、主記憶装置(MM) 2に対し
てリード要求を送出する。

【００２４】主記憶装置(MM) 2から、リードデータの転
送を指示する、クロックに同期した応答信号(*RDY)が送
出されてくると、システムバス制御部 30 では、データ
バッファ 300に、４バイトを単位として、４サイクル分
の１６バイトのデータ(D0 〜D3) をバッファリングす
る。

【００２５】該バッファリングの途中で、上記ＶＭＥバ
ス 5にデータ転送をしても良い４バイトのデータをバッ
ファリングした時点から、該データバッファ 300にバッ
ファリングされているデータを４バイト単位(D0 〜D3)
に分割して、該ＶＭＥバス 5のデータ線(D31〜D00)に出
力し、バスマスタの汎用バスアダプタ 6に対して、応答
信号(*DTACK)を返送する。

【００２６】該応答信号(*DTACK)を受信した汎用バスア
ダプタ 6は、上記データ線(D31〜D00)上のデータを取り
込み、上記データストローブ(*DS) をネゲートする。該
データストローブ(*DS) のネゲートした後、所定のタイ
ミングをとって、再度、該データストローブ(*DS) を付
勢する。

【００２７】該付勢されたデータストローブ(*DS) を認
識したＶＭＥバス制御部 31 は、次の４バイトデータ
を、システムバス制御部 30 のデータバッファ 300から
取り出し、データ線(D31〜D00)に出力する。

【００２８】上記の動作を４回繰り返して、１６バイト
のデータ転送が完了した時点で、汎用バスアダプタ 6
は、上記アダプタストローブ(*AS) をネゲートすること
で、一連のリード動作が完了する。

【００２９】上記のようにして、ＶＭＥバス 5を使用し
ているデータ処理装置は、入出力装置 7と主記憶装置(M
M) 2との間でデータ転送を行う。上記のＶＭＥバス規格
は、ＶＭＥバス仕様バージョン・レビジョン C1 で規格
化された３２ビットバスのもである。

【００３０】近年、該ＶＭＥバスにおいては、３２ビッ
ト仕様を拡張した６４ビット仕様（ＶＭＥバス仕様バー
ジョン・レビジョン D 1.6) が採択され、世界の標準と
なりつつある。このバージョンでは、アドレス線をデー
タ線して利用することで、データ幅を広げ、データの転
送速度を改善した仕様 (一般には、ＶＭＥ６４、ドラフ
ト仕様、レビジョン D 1.6と呼ばれている、以下ＶＭＥ
６４と略称する) が仕様化されている。

【００３１】図１３，図１４は、上記ＶＭＥ６４での 6
4 ビットバスによる１６バイト転送の例を説明する図で
あり、図１３は、動作タイムチャートを示し、図１４
は、バス変換チャネル 3の VMEバス制御部 31 におけ
る、上記VME64 規格によるアドレス転送フェーズでの動
作回路の例を示したものである。ここでは、説明の便宜
上、バス変換チャネル 3のＶＭＥバス制御部 31 と、VM
E バス 5と、汎用バスアダプタ 6との間の動作を中心に
して説明する。

【００３２】先ず、図１３において、汎用バスアダプタ
6からアドレス修飾ビット(AM5〜AM0)と共に、アドレス
ストローブ(*AS) と、データストローブ(*DS) が送出さ
れる。バス変換チャネル 3の VMEバス制御部 31 で、該
アドレスストローブ(*AS) と、データストローブ(*DS)
を受信して、アドレス線(A31〜A00)上のアドレスを認識
すると、該 VMEバス制御部 31 は、汎用バスアダプタ 6
に対して、アドレスを認識したことを示す応答信号(*DT
ACK)を返送すると共に、該アドレス線(A31〜A00)をデー
タ線に切り替える。

【００３３】即ち、従来の VME 64 規格では、アドレス
ストローブ(*AS) と、データストローブ(*DS) が送出さ
れ、該送出されたアドレスストローブ(*AS) と、データ
ストローブ(*DS) を受信してから、汎用バスアダプタ 6
からの応答信号(*DTACK)を受信するといったハンドシェ
イク動作を必要とする。このアドレス転送フェーズで
は、データ線(D31〜D00)には、不定データが設定されて
いて、データ転送は行われない。

【００３４】そして、以後、上記アドレス線(A31〜A00)
と、データ線(D31〜D00)を使用して、本来のデータ幅を
２倍(64 ビット幅) にして、例えば、アドレス線(A31〜
A00)には、４バイト単位による１６バイトデータ転送の
第１番目(D0)と第３番目(D2)のデータを載せ、データ線
(D31〜D00)には、第２番目(D1)と第４番目(D3)のデータ
を載せ、図示されているように、アドレス転送フェーズ
を含めると、３フェーズを使用してデータ幅を２倍した
データ転送を行う。

【００３５】このデータ転送では、通常の３２ビット幅
のＶＭＥバス仕様バージョン・レビジョン C1 規格で
は、４フェーズ必要としたのに対して、実質３フェーズ
を必要としていた。

【００３６】図１４は上記 VME 64 規格でアドレス線(A
31〜A00)にデータを載せる為の切り換え回路の構成例
(但し、ライト動作の場合で、バスマスタである汎用バ
スアダプタ 6での切り換え回路の例) の概略を示したも
のである。上記アドレス線(A31〜A00)に対するＶＭＥバ
ス仕様バージョン・レビジョン C1 規格とVME 64 (レビ
ジョン D 1.6) 規格の切り換えは、論理積回路 321に示
した論理条件で行う。

【００３７】即ち、上記ＶＭＥバス仕様バージョン・レ
ビジョン C1 規格では、アドレスストローブ(*AS) と、
データストローブ(*DS) 信号を論理積回路 320で論理積
をとった条件で、論理積回路 321a を付勢し、該アドレ
ス線(A31〜A00)にアドレスを載せる動作となる。然し、
VME 64 (レビジョン D 1.6) 規格の場合には、第１フェ
ーズでは、論理積回路 324を介して、アドレスを載せ、
該第１フェーズ以外では、論理積回路 323を介して、バ
ススレーブであるバス変換チャネル 3の VMEバス制御部
31 で発生し、バスマスタである汎用バスアダプタ 6に
転送してきた応答信号(*DTACK)により、該アドレス線(A
31〜A00)をデータ線に切り換えて、該アドレス線(A31〜
A00)にデータを載せるようにする。

【００３８】リード動作の場合には、上記図１４に示し
た回路を、バス変換チャネル 3のVME バス制御部 31 に
搭載して、該リードデータを VMEバス 5のアドレス線(A
31〜A00)とデータ線(D31〜D00)に転送するバスの切り換
えを行うことになる。

【００３９】

【発明が解決しようとする課題】従って、従来の VME 6
4 規格では、アドレス線とデータ線が分離しており、且
つ、該アドレス線を利用してデータ転送を行うことで、
データ幅の、例えば、２倍に拡張してデータ転送するこ
とができるが、図１３の動作タイムチャートで示したよ
うに、データ幅が２倍のデータ転送に先立って、データ
線(D31〜D00)にデータを載せないアドレス転送フェーズ
が発生することになり、前述のように、データ幅をア
ドレス線(A31〜A00)とデータ線(D31〜D00)の２倍幅とし
ているにも係わらず、上記アドレスストローブ(*AS) と
データストローブ(*DS) を受信してから、汎用バスアダ
プタ 6からの応答信号(*DTACK)を受信するという、所謂
ハンドシェイク, だけではデータ転送ができず、該
ハンドシェイクが半分にならないという問題、即ち、デ
ータ転送速度が半分にならないという問題があった。

【００４０】特に、前述のように１６バイト転送といっ
たデータ転送量が少ない場合には、効率良く、転送速度
が向上しないという問題があった。本発明は上記従来の
欠点に鑑み、アドレス線とデータ線が分離しており、且
つ、該アドレス線を利用してデータ転送を行うことで、
データ幅の拡張をしている入出力バスとして、例えば、
近年、計算機業界で標準となっているＶＭＥバスのVME
64 規格を採用しているデータ処理装置において、アド
レス線とデータ線による２倍幅のデータ転送に先立って
必要となるアドレス転送フェーズを無くして、該２倍幅
のデータ転送に近いデータ転送を行うことができるデー
タ処理装置を提供することを目的とするものである。

【００４１】

【課題を解決するための手段】図１，図２は、本発明の
原理説明図であり、VME 64規格によるデータ転送時の動
作タイムチャート、及び、データ幅を２倍にして、所定
のアドレス修飾ビット(AM5〜AM0)を識別して、データ転
送速度を２倍に向上させる時の動作タイムチャートを示
している。上記の問題点は下記の如くに構成したデータ
処理装置によって解決される。

【００４２】(1) アドレス線(A31〜A00)とデータ線(D31
〜D00)が分離しており、且つ、該アドレス線(A31〜A00)
を利用してデータ転送を行うことで、データ幅の拡張を
している入出力バス 5として、例えば、VME 64規格のVM
E バスを備えたデータ処理装置であって、該入出力バス
5に接続されているバスマスタのバスアダプタ 6から
の、所定のアドレス修飾信号(AM5〜AM0)に応動して、該
入出力バス 5に対して、該バスアダプタがアドレススト
ローブ(*AS) を送信してから所定の時間後のタイミング
で、データストローブ(*DS) を送出する手段と、該バス
アダプタ 6からのアドレスストローブ(*AS) とデータス
トローブ(*DS)に基づいて、バススレーブとの間でデー
タ転送を行う際に、アドレス線(A31〜A00)からアドレス
を受信したフェーズにおいて、上記アドレスストローブ
(*AS) を受信した後のデータストローブ(*DS) を受信し
たタイミングで、上記アドレス線(A31〜A00)をデータ線
に切り換える手段を備えるように構成する。

【００４３】(2) アドレス線(A31〜A00)とデータ線(D31
〜D00)が分離している、入出力バス5を備えたデータ処
理装置であって、該入出力バス 5に、上記データ線(D31
〜D00)と同じデータ幅のデータ線を設けて、該入出力バ
ス 5に接続されているバスマスタのバスアダプタ 6から
の、所定のアドレス修飾信号(AM5〜AM0)の送出に応動し
て、該２組のデータ線でデータ転送を行う手段を備える
ように構成する。

【００４４】

【作用】即ち、アドレス線(A31〜A00)とデータ線(D31〜
D00)が分離しており、且つ、該アドレス線(A31〜A00)を
利用してデータ転送を行うことで、データ幅の拡張をし
ている入出力バス (例えば、VME バス) 5 を備えたデー
タ処理装置においては、図１，図２の原理説明図に示し
ている、転送タイプ（ブロック転送，シングル転送，そ
の他アドレス空間等の定義等）等を定義するアドレス修
飾ビット(AM5〜AM0)がある。

【００４５】このアドレス修飾ビット(AM5〜AM0)が指示
するアドレス修飾コードに、未定義もしくは、ユーザ定
義コードがあり、ユーザが、その定義コードを使用する
ことができる。又、上記アドレス修飾コードの該未定義
コード等を使用しない場合には、付加的な信号を追加し
て、独自の転送モードをサポートしていることを明確に
する手段を設けることができるので、本発明では、上記
AMコード等により、本発明の独自の転送モードをサポー
トしていることを指示するようにする。

【００４６】従って、図３に示されているように、バス
変換チャネル 3のVME バス制御部 31,及び、バスマスタ
として動作している専用バスアダプタ 6a において、該
アドレス修飾コードをデコードして、独自の転送モード
をサポートしていることを認識したとき、該入出力バス
(VMEバス) 5 に対して、専用バスアダプタ 6a がアドレ
スストローブ(*AS) を送信してから所定の時間後のタイ
ミングで、データストローブ(*DS) を送出する手段と、
該専用バスアダプタ 6a からのアドレスストローブ(*A
S) とデータストローブ(*DS) に基づいて、上記データ
ストローブ(*DS)を受信したタイミングで、上記アドレ
ス線(A31〜A00)をデータ線に切り換える手段を設けるよ
うにしたものである。

【００４７】又、アドレス線(A31〜A00)とデータ線(D31
〜D00)が分離している、入出力バス5を備えたデータ処
理装置であって、該入出力バス 5に、上記データ線(D31
〜D00)と同じデータ幅のデータ線を設けて、該入出力バ
ス 5に接続されている専用バスアダプタ 6b からの、所
定のアドレス修飾信号(AM5〜AM0)に基づいて、該２組の
データ線でデータ転送を行う手段を設けるようにしたも
のである。

【００４８】勿論、該アドレス修飾コードが通常の VME
規格のデータ転送モードを指示しているときには、従来
の VME規格のデータ転送を行うことができる。従って、
本データ処理装置においては、上記アドレス修飾ビット
(AM5〜AM0)の情報と、入出力バス(VMEバス) 5 のアドレ
スが一致した場合のみ、バススレーブのバス変換チャネ
ル 3が応答するため、上記手段を設けることによって、
VME バス仕様にあった汎用バスアダプタ 6と、上記AMコ
ードが指示する独自の転送モードをサポートする専用バ
スアダプタ 6a とを同一の入出力バス (VME バス) 上に
接続し、上記アドレス修飾コードにより、該汎用バスア
ダプタ 6と専用バスアダプタ 6a とを選択的に動作させ
ることができる。

【００４９】

【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１，図２が、本発明の原理説明図であり、
図３〜図６は、本発明の一実施例を示した図であって、
図３は、本発明のデータ処理装置の全体構成の例を示
し、図４は、バス変換チャネル内の VMEバス制御部の構
成例を示し、図５は、アドレスバスのデータバスへの切
り替え回路の例を示し、図６は VMEバス上に汎用バスア
ダプタと専用バスアダプタを混載して接続した場合の動
作タイムチャートを示している。

【００５０】本発明においては、アドレス線(A31〜A00)
とデータ線(D31〜D00)が分離しており、且つ、該アドレ
ス線(A31〜A00)を利用してデータ転送を行うことで、デ
ータ幅の拡張をしている入出力バス 5として、例えば、
VME 64規格のVME バスを備えたデータ処理装置におい
て、該入出力バス 5に接続されているバスアダプタ (専
用アダプタ) 6aからの、所定のアドレス修飾信号(AM5〜
AM0)に基づいて、該入出力バス（VME バス) 5 に対し
て、バスアダプタがアドレスストローブ(*AS) を送信し
てから所定の時間後のタイミングで、データストローブ
(*DS) を送出する手段と、該バスアダプタ 6a からのア
ドレスストローブ(*AS) とデータストローブ(*DS) に基
づいて、アドレス線(A31〜A00)からアドレスを受信した
フェーズにおいて、上記データストローブ(*DS) を受信
したタイミングで、上記アドレス線(A31〜A00)をデータ
線に切り換える手段と、又、アドレス線(A31〜A00)とデ
ータ線(D31〜D00)が分離している、入出力バス 5を備え
たデータ処理装置において、該入出力バス(VMEバス) 5
に、上記データ線(D31〜D00)と同じデータ幅のデータ線
を設けて、該入出力バス(VMEバス) 5 に接続されている
バスアダプタ (専用アダプタ) 6bからの、所定のアドレ
ス修飾信号(AM5〜AM0)に基づいて、該２つのデータ線で
データ転送を行う手段が、本発明を実施するのに必要な
手段である。尚、全図を通して同じ符号は同じ対象物を
示している。

【００５１】以下、図１，図２，及び、従来のＶＭＥバ
スでの動作を示している図７〜図１４を参照しながら、
図３〜図６によって、本発明のデータ処理装置の構成と
動作を説明する。

【００５２】先ず、図３において、本発明のデータ処理
装置の構成例を説明する。本発明によるデータ処理装置
では、入出力バス (VME バス) 5 に、図７〜図１４で説
明したＶＭＥバス規格のデータ転送を行う汎用バスアダ
プタ 6の他に、独自の転送モードを備えた専用バスアダ
プタ 6a,6bが接続され、該専用バスアダプタ 6a,6bから
送られてきた前述のアドレス修飾ビット(AM5〜AM0)が独
自の転送モードを指示していることを、該バス変換チャ
ネル 3のVME バス制御部 31aのデコード回路で検出した
とき、図１，図２の原理説明図で示した独自のデータ転
送タイミングでデータ転送を行う独自タイミング制御回
路 313（図４参照）を起動する。

【００５３】図４は、本発明のデータ処理装置における
バス変換チャネル 3のVME バス制御部 31aの構成例を示
している。本発明のVME バス制御部 31aでは、上記アド
レス修飾ビット(AM5〜AM0)をデコード回路 311でデコー
ドし、独自の転送モードを指示していること、例えば、
該アドレス修飾ビット(AM5〜AM0)が“１Ｆ”を示してい
ることをデコードすると、独自タイミング制御回路 313
を起動する。

【００５４】一方、専用バスアダプタ 6a には、図５
(a) に示した本発明によるアドレスストローブ(*AS),デ
ータストローブ(*DS) の生成回路が設けられており、ア
ドレスストローブ(*AS) を送出してから所定のタイミン
グ、例えば、バススレーブであるバス変換チャネル 3の
VMEバス制御部 31aにおいて、該アドレスストローブ(*
AS) を認識して、アドレス線(A31〜A00)におけるアドレ
スを認識するのに必要な最低時間をタイミング回路で計
数した後、データストローブ(*DS) を送出する。

【００５５】図５(b) は、バスマスタである専用バスア
ダプタ 6a,及び、バススレーブであるバス変換チャネル
3の VMEバス制御部 60a,31a (図１参照）でのアドレス
線をデータ線に切り替える為の回路例である。

【００５６】前述のＶＭＥバス仕様バージョン・レビジ
ョンC1 (32ビット規格) ｛図５(b)では、説明の便宜上
"VME 32"で示す｝では、図７〜図１４で説明した従来技
術のとおりに動作するので、アドレス線(A31〜A00)の切
り替えは行わないが、レビジイン D1.6(64ビット規格)
｛図５(b) では、"VME64" で示す｝では、アドレスを転
送する第１フェーズでは、論理積回路 324によって、ア
ドレスをアドレス線(A31〜A00)に送出するが、バスマス
タの専用バスアダプタ 6a からのデータスレーブ(*DS)
を受信すると、該アドレス線(A31〜A00)に、所定のデー
タを送出するバス切り替えを行う。

【００５７】図１の原理説明図では、本発明のＶＭＥ６
４仕様での１６バイトブロックの転送のタイムチャート
を示している。上記のように、図３に示したバスマスタ
の専用バスアダプタ 6a は、１回目の転送でアドレスと
共に、転送タイプ等の送信するアドレス修飾ビット(AM5
〜AM0)に、独自の多ビットモードのアドレス修飾コード
を出力しており、該アドレスで特定されたバススレーブ
のバス変換チャネル 3の VMEバス制御部 31aは、上記ア
ドレスストローブ(*AS) に基づいて、アドレスの認識を
開始する。

【００５８】更に、バスマスタの専用バスアダプタ 6a
は、図５(a) に示した回路で、該アドレスストローブ(*
AS) のアサートから、図１に示した一定時間(a) を保障
して、データストローブ(*DS) をアサートする。

【００５９】この一定の時間(a) でバススレーブの VME
バス制御部 31 は、多ビットモード転送であることを認
識して、これ以降のアドレス線(A31〜A00)はデータ線に
利用されることを知る。この時のバス切り替えを図５
(b) の回路で行う。データストローブ(*DS) がアサート
されてから、該アドレス線(A31〜A00)はデータ線に切り
替えられるため、該バススレーブの VMEバス制御部 31a
は、上記データストローブ(*DS) からデータ転送を開始
し、図１の, の２回の応答信号(*DTACK)によってデ
ータ転送を終了する。

【００６０】このデータ転送では、アドレス転送フェー
ズで、バスマスタの専用バスアダプタ 6a と、バススレ
ーブの VMEバス制御部 31aとの間でのアドレスストロー
ブ(*AS) と応答信号(*DTACK)によるハンドシェイクを行
っていないので、該ハンドシェイクにかかる時間が上記
一定間時間(a：アドレスの認識に必要な時間) に短縮さ
れ、効果的な多ビット転送が可能になる。

【００６１】上記の実施例は、リード動作を想定して説
明しているが、ライト動作の場合には、図５(b) に示し
たデータを転送するバスの切り替え回路は、バスマスタ
の専用バスアダプタ 6a 内に設けられることになる。
｛図３の VMEバス制御部 60a参照｝図２に示したデータ転送は、アドレス線(A31〜A00)とデ
ータ線(D31〜D00)が分離している、入出力バス 5を備え
たデータ処理装置において、該入出力バス 5に、上記デ
ータ線(D31〜D00)と同じデータ幅のデータ線を設けて、
該入出力バス 5に接続されている専用バスアダプタ 6b
からの、所定のアドレス修飾信号(AM5〜AM0)が、上記多
ビット転送モードを示しているとき、該２つのデータ線
でデータ転送を行うようにしたものである。

【００６２】先ず、バスマスタの専用バスアダプタ 6b
から、転送タイプが多ビット転送であることを示すアド
レス修飾コード信号が出力される。アドレス線(A31〜A0
0)が示すアドレスで特定されたバススレーブの VMEバス
制御部 31bは、図２に示されているように、ライトの場
合、バスマスタの専用バスアダプタ 6b から出力された
データをラッチするが、１回目のデータ転送で、D0を本
来のデータ線(D31〜D00)に、D1を追加したデータ線上に
出力する。同様にして、２回目のデータ転送で、D2を本
来のデータ線(D31〜D00)に、D3を追加したデータ線に出
力する。

【００６３】リード動作のときには、バススレーブの V
MEバス制御部 31bが、上記と同様な出力形式でデータ D
0 〜D3を出力する。このように制御することで、本来４
回の転送サイクルが必要であったブロック転送が２回の
データ転送で終了することになり、単純に転送能力が２
倍となる。

【００６４】図６は、VME バス 5上に、汎用バスアダプ
タ 6と専用バスアダプタ 6a とを混載したときの動作タ
イムチャートを示したものである。本図の (イ) の部分
は、本発明の専用バスアダプタ 6a による１６バイトブ
ロック転送の場合を示し、（ロ）の部分は、VME 64仕様
の汎用バスアダプタによる１６バイトブロック転送の場
合を示している。

【００６５】（イ）の部分の"a" の部分は、前述のよう
に、バスマスタの専用バスアダプタ6a がアドレススト
ローブ(*AS) をアサートして、バススレーブの VMEバス
制御部 31aが該アドレスストローブ(*AS) を認識し、ア
ドレスを認識できる時間以上と規定する。

【００６６】本例では、AMコード"1F"を独自のブロック
転送と定義しており、専用バスアダプタ 6a は、アドレ
ス修飾ビット(AM5〜AM0)に "1F" を送出し、バス変換チ
ャネル 3a に対して、独自のブロック転送をサポートし
ていることを示す。バス変換チャネル 3は、このアドレ
ス修飾コード "1F" により、一定時間(a) 後には、デー
タ転送フェーズに入ることを認識し、例えば、ライト転
送の場合、データストローブ(*DS) によりデータがVME
バス(A31〜A00 と D31〜D00) 5に確定していることを認
識ししデータを該２つのバスから取り込み、そのとき応
答信号(*DTACK)を専用バスアダプタ 6a に返送する。
又、リードの場合には、バス変換チャネル3が主記憶装
置(MM) 2からデータをリードして、該リードデータを V
MEバス(A31〜A00 と D31〜D00) 5上に準備できたら、応
答信号(*DTACK)をバスマスタの専用バスアダプタ 6a に
返す。

【００６７】又、汎用バスアダプタが VME仕様でのバス
マスタの場合には、 (ロ) に示されているように、前述
のアドレス修飾コード"0C"により判断し、アドレスフェ
ーズで１回応答信号(*DTACK)を返した後でデータ転送を
行い、VME 64仕様にあったデータ転送を行う。これによ
り、当該データ処理装置で、データ転送速度を上げる必
要がある場合には、独自のブロック転送をサポートして
いる専用バスアダプタ6a を汎用バス (VME バス) 上で
使用することができる。このように、本発明のデータ処
理装置では、アドレス線とデータ線が分離しており、且
つ、該アドレス線を利用してデータ転送を行うことで、
データ幅の拡張をしている、例えば、ＶＭＥ６４仕様を
採用しているデータ処理システムにおいて、該ＶＭＥ64
仕様でのアドレス, データの転送手順を、アドレススト
ローブ(*AS) から所定の時間(a) 後のタイミングで、デ
ータストローブ(*DS) を送出して、上記アドレス線をデ
ータ線に切り換えるように変更したところに特徴があ
る。

【００６８】

【発明の効果】以上、詳細に説明したように、本発明の
データ処理装置によれば、VME 64規格によるデータ転送
において、アドレス転送フェーズでのアドレスストロー
ブ(*AS) と応答信号(*DTACK)によるハンドシェイク時間
を、アドレス認識に必要な時間に限定できるので、該 V
ME 64 仕様上でのデータ転送速度を向上させることがで
きる。

【００６９】又、VME 仕様の入出力バス上に、本来の V
ME 64 仕様の汎用バスアダプタと、独自のデータ転送を
指示する専用バスアダプタとを混載して接続できのる
で、データ転送速度を上げる必要がある場合には、独自
のブロック転送をサポートしている専用バスアダプタ
を、該 VMEバス上に接続することで、該 VMEバス上で、
効果的な多ビットのデータ転送を行うことができる。

【００７０】又、該 VMEバスのデータ線(D31〜D00)に、
同じデータ幅のデータ線を追加し、上記AMコードを独自
のブロック転送コードとすることで、専用バスアダプタ
と主記憶装置(MM)との間で、単純に２倍のデータ転送速
度のブロック転送を実現することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図（その１）

【図２】本発明の原理説明図（その２）

【図３】本発明の一実施例を示した図（その１）

【図４】本発明の一実施例を示した図（その２）

【図５】本発明の一実施例を示した図（その３）

【図６】本発明の一実施例を示した図（その４）

【図７】オープン化された従来のデータ処理装置を説明
する図（その１）

【図８】オープン化された従来のデータ処理装置を説明
する図（その２）

【図９】オープン化された従来のデータ処理装置を説明
する図（その３）

【図１０】オープン化された従来のデータ処理装置を説
明する図（その４）

【図１１】オープン化された従来のデータ処理装置を説
明する図（その５）

【図１２】オープン化された従来のデータ処理装置を説
明する図（その６）

【図１３】オープン化された従来のデータ処理装置を説
明する図（その７）

【図１４】オープン化された従来のデータ処理装置を説
明する図（その８）

【符号の説明】

1 中央処理装置(CPU) 2 主記憶装
置(MM) 3 バス変換チャネル 4 システム
バス 5 入出力バス (VME バス) 6 汎用バス
アダプタ 6a,6b 専用バスアダプタ 7 入出力装
置 30 システムバス制御部 31,31a,31b
VME バス制御部 300 システムバス制御部のデータバッファ 310a,310b VME バス制御部のデータバッファ 311 デコード回路 312 VME 標準
タイミング制御回路 313 独自タイミング制御回路 320 論理積回路 321 論理積回
路 322 論理和回路 323 論理積回
路 324 アドレス線をアドレスからデータに切り替える
為の論理積回路 *AS アドレスストローブ *DS データストローブ *DTACK 応答信号 D0〜D3 ４バイト単位のデータ AM0 〜AM5 アドレス修飾ビット, アドレス修飾信
号

Claims

【特許請求の範囲】

【請求項１】アドレス線とデータ線が分離しており、且
つ、該アドレス線を利用してデータ転送を行うことで、
データ幅の拡張をしている入出力バスを備えたデータ処
理装置であって、該入出力バスに接続されているバスマスタのバスアダプ
タからの、所定のアドレス修飾信号の送出に応動して、
該入出力バスに対して、該バスアダプタがアドレススト
ローブを送信してから所定の時間後のタイミングで、デ
ータストローブを送出する手段と、該バスアダプタからのアドレスストローブ信号とデータ
ストローブ信号に基づいてバススレーブとの間でデータ
転送動作を行う際に、アドレス線からアドレスを受信し
たフェーズで、上記アドレスストローブを受信した後の
データストローブを受信したタイミングで、上記アドレ
ス線をデータ線に切り換えて、該アドレス線とデータ線
にデータを載せてデータを転送する手段を備えたことを
特徴とするデータ処理装置。
【請求項２】アドレス線とデータ線が分離している入出
力バスを備えたデータ処理装置であって、該入出力バスに、上記データ線と同じデータ幅のデータ
線を設けて、該入出力バスに接続されているバスマスタ
のバスアダプタからの、所定のアドレス修飾信号の送出
に応動して、該２組みのデータ線でデータ転送を行う手
段を備えたことを特徴とするデータ処理装置。