JP2565659B2 - 情報処理システムで異なるバス・アーキテクチャの間の正確かつ完全な通信を提供する方法および装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全般的には情報処理シ
ステムに関し、具体的には、情報処理システム中の２つ
の異なるバス・アーキテクチャに接続された構成要素と
周辺装置の間のデータ通信が、一方のバス・アーキテク
チャに適合された装置または構成要素から異なるバス・
アーキテクチャに適合された装置または構成要素へのも
のであるときに完全で正確なものになるようにする方法
および装置に関する。

【０００２】

【従来の技術】情報処理システムは通常、主要構成要素
として中央演算処理装置（ＣＰＵ）を有する。中央演算
処理装置は、システム中のすべての通信を方向付けし、
情報処理システムによって実行されるすべてのコマンド
の調和をはかる。情報処理システムは通常、バスと呼ば
れる物理接続装置のネットワークも有する。このネット
ワークは、ＣＰＵを任意の数の周辺装置および構成要素
に接続して、ＣＰＵが該周辺装置および構成要素と通信
できるようにする。

【０００３】情報処理システムで使用される１つのタイ
プのバスはＣＰＵローカル・バスである。ＣＰＵローカ
ル・バスはシステム・バスとも呼ばれ、ＣＰＵをシステ
ム・メモリやメモリ制御装置など、情報処理システムの
主要構成要素に直接接続するために特別に設計されてい
る。ＣＰＵローカル・バスは高性能バスである。これ
は、該バスに接続されたＣＰＵと他の構成要素の間のデ
ータ転送を該バスが高速で実行し、複数のデータ転送を
同時に処理できることを意味する。情報処理システムで
使用される他のタイプのバスは、周辺バスである。周辺
バスは、入出力装置（Ｉ／Ｏ）やグラフィクス・パッケ
ージなどの周辺装置を情報処理システムに接続するよう
に設計されている。周辺バスは通常、該バスをＣＰＵロ
ーカル・バスに接続するホスト・ブリッジを介して、情
報処理システムのＣＰＵおよび残りの主要構成要素に接
続されている。

【０００４】各タイプのバスは、それに接続された異な
る装置および構成要素の間のデータ転送を行うためにそ
れ自体が使用する異なる１組の標準プロトコルまたは規
則を有する。これらのプロトコルはバスに組み込まれ、
バスの「アーキテクチャ」と呼ばれる。あるバス・アー
キテクチャ・タイプを構成できる様々なプロトコルに
は、バスによって認識されるデータ列のビット長、異な
る信号がローのときにイネーブルされるかそれともハイ
のときにイネーブルされるか、バス上のデータが１本の
線上で多重化されるかそれとも複数の線上で並列に送信
されるか、あるタイプのデータが受け入れられず情報処
理システムに誤動作または「クラッシュ」を発生させる
かどうかなどがある。

【０００５】ＣＰＵローカル・バスと周辺バスのバス・
アーキテクチャは通常異なる。アーキテクチャが異なる
と、周辺バスに接続された周辺装置と、ＣＰＵローカル
・バスに接続されたシステムのＣＰＵまたは他の構成要
素との間でデータを転送しなければならないときに通信
上の問題が発生する。そのようなデータ転送には異なる
バス・アーキテクチャが関与するので、第１のバス・ア
ーキテクチャから転送されるデータが、第２のバス・ア
ーキテクチャが使用可能または認識可能な形でないこと
がある。

【０００６】したがって、あるバス・アーキテクチャか
ら他のバス・アーキテクチャに転送されるデータを「変
換する」装置および方法が必要である。２つの異なるバ
ス・アーキテクチャの間で転送されるデータを変換する
ために使用されるハードウェアおよび論理機構は通常、
２つの異なるバスを接続するためのブリッジに含まれ
る。したがって、ＣＰＵローカル・バスと周辺バスを接
続するホスト・ブリッジは、２つのバスの間での通信を
変換し、２つのバスの間でデータが認識可能に転送され
るようにする論理機構およびハードウェアを含まなけれ
ばならない。

【０００７】ＣＰＵローカル・バスと周辺バスのバス・
アーキテクチャの１つの違いは、それらのバス上で転送
される非連続データの存在に対するそれぞれのバスの対
応である。非連続データは、イネーブルされていないデ
ータのバイトによって分離された、イネーブルされたデ
ータのバイトから構成されている。イネーブルされてい
ない、すなわち認識できないディスエーブルされたデー
タは無視すべきであり、特定のデータ転送時に転送して
はならない。これらの周辺バスに接続されたあるタイプ
の周辺バスおよび装置は、誤動作を発生させずに非連続
データを送信することができる。これに対し、ＣＰＵロ
ーカル・バス上で非連続データを送信すると、情報処理
システムがクラッシュし、あるいは重大な誤動作を起こ
す可能性がある。

【０００８】周辺バス・アーキテクチャとＣＰＵローカ
ル・バス・アーキテクチャの他の違いは、ＣＰＵローカ
ル・バスは異なるビット長のデータを認識可能に送信で
きるが、周辺バスはデータ転送に関して１つの標準ビッ
ト長に制限されることである。したがって、ＣＰＵロー
カル・バスは様々なビット長のデータを送受信するよう
に設計された構成要素と互換性がある。たとえば、長さ
が８ビットのデータ列しか送受信しない構成要素は、Ｃ
ＰＵローカル・バスに接続されるとデータを送受信でき
るようになる。同様に、１６ビットまたは３２ビットの
構成要素も、ＣＰＵローカル・バスをデータ送信に使用
することができる。様々なビット長のデータ転送に適応
するＣＰＵローカル・バスの能力を動的バス・サイジン
グと呼ぶ。

【０００９】

【発明が解決しようとする課題】これに対し、周辺バス
は３２ビットなどの標準ビット長のデータ列の送信に制
限される。したがって、特定の周辺バス上で送信される
データの標準ビット長と異なるビット長のデータだけを
転送して受け入れるＣＰＵローカル・バスに接続された
構成要素は、ある種のデータ変換の介入なしに、周辺バ
スに接続された周辺装置と通信することができない。

【００１０】したがって、本発明の目的は、ＣＰＵロー
カル・バス上で送信すべきデータが非連続データかどう
かを判定し、そうである場合、ＣＰＵローカル・バスが
誤動作を起こさないように前記非連続データを連続デー
タで置換する方法および装置を提供することである。

【００１１】本発明の他の目的は、周辺バスに接続され
た装置と、該周辺バスのアーキテクチャでの標準データ
・ビット長と異なるデータ・ビット長向けに設計された
ＣＰＵローカル・バスに接続された構成要素の間のデー
タ転送を変換する方法および装置を提供することであ
る。

【００１２】本発明の他の目的は、ＣＰＵローカル・バ
スを周辺バスに接続するホスト・ブリッジを備えたハー
ドウェアでこれらの方法および装置を提供することであ
る。

【００１３】

【課題を解決するための手段】本発明によれば、ＣＰＵ
ローカル・バス上で送信すべきデータが非連続データか
どうかを判定し、そうである場合、ＣＰＵローカル・バ
スが誤動作を起こさないように前記非連続データを連続
データで置換する、ＣＰＵローカル・バスを周辺バスに
接続するホスト・ブリッジ内のハードウェア論理機構が
提供される。本発明のハードウェアはまた、アーキテク
チャによって標準長のデータ列に制限された周辺バス
と、動的バス・サイジングを可能にするＣＰＵローカル
・バスの間のデータ転送を変換する。

【００１４】メモリ制御装置２８は、メモリ・サイクル
がそれに向けられる間、そのメモリ・サイクルに応答す
る。しかし、メモリ・サイクルがメモリ制御装置２８に
向けられない場合、情報はＳ（システム）バス１６上に
送られる。ＰＣＩバス２２は、ＰＣＩと呼ばれる新しい
バス・アーキテクチャを備えている。主ＰＣＩバス２２
は、高性能バスである。すなわち、主ＰＣＩバス２２
は、比較的短時間に大量のデータ転送、すなわち毎秒最
大１２０メガバイトのデータ転送を行う。ＰＣＩバスが
このように高レベルの性能を達成するのは、１つには、
これをＳバス１４などの他の高速バスに直接リンクする
ことができ、したがってＣＰＵ２４または他のＳバス装
置１４と主ＰＣＩ装置１８の間で高速データ転送が提供
できるからである。実際に、ある種のグラフィクス・パ
ッケージなどいくつかの高集積度装置を操作するには、
ＰＣＩバス２２などの高性能バスを介してＳバスなどの
システム・バスに直接リンクする必要がある。

【００１５】また、ＰＣＩバス・アーキテクチャは、接
続された周辺装置を操作するのに「グルー・ロジック
（付加的な論理回路）」を必要としない。他のバス用の
グルー・ロジックは通常、周辺装置とバスの中間に設置
されたデコーダ、バッファ、ラッチなどの様々なハード
ウェア構成要素から構成される。

【００１６】主ＰＣＩバス２２は３３ＭＨｚの同期クロ
ック信号に基づいて動作し、ＰＣＩバスを介して送信さ
れるデータの文字列は長さ３２ビットである。ＰＣＩバ
ス上の３２ビット・データ列をダブル・ワード（ＤＷＯ
ＲＤ）と呼ぶ。ダブルワードはそれぞれ８ビットのデー
タから成る４バイトずつに分割される。

【００１７】ＰＣＩバスによって搬送されるアドレス情
報およびデータ情報は１つの信号に多重化される。多重
化によってアドレス線とデータ線を別々にする必要がな
くなり、そのためＰＣＩ環境で必要とされる信号数は、
他のバス・アーキテクチャよりも少なくなる。ＰＣＩバ
ス・アーキテクチャで必要とされる信号の数は４５ない
し４７であるが、標準の非多重化バスでは通常この２倍
必要である。したがって、信号の数が減るので、ＰＣＩ
バスにリンクされた装置をサポートするのに必要なピン
の数もそれに対応する量だけ少なくなる。したがって、
ＰＣＩアーキテクチャは、集積度の高いデスクトップ・
コンピュータ・システムに特に適合している。

【００１８】ＰＣＩバス・アーキテクチャの構造および
動作の詳細な説明は、例えば１９２２年６月２２日発行
の"Peripheral Component Interconnect (PCI) Revisio
n 1.0 Specification"と、１９９２年１１月１日発行
の"Preliminary PCI System Design Guide"revision 0.
6と、１９９２年１１月６日発行の"Peripheral Compone
nt Interconnect (PCI) Add-in Board/Connector Adden
dum"（草案）等に記載されている。これらの文献はすべ
て、PCI Special Interest Groupから発行されたもので
ある。

【００１９】システム１０中の主ＰＣＩ装置１８は主Ｐ
ＣＩバス２２を介して相互に通信する。主ＰＣＩ装置は
それ自体がＳバス上に常駐するＳバス装置であるＰＣＩ
ホスト・ブリッジ２０によって、ＣＰＵ、キャッシュお
よびメモリ複合体１２、ならびにＳバス１６上に常駐す
る他のＳバス装置１４と通信する。ＰＣＩホスト・ブリ
ッジ２０はこのとき、Ｓ（システム）バス１６と主ＰＣ
Ｉバス２２の間のインタフェースとして働き、これら２
本のバスとこれらのバス上に常駐する周辺装置の間の有
効な通信手段を提供する。

【００２０】ＰＣＩホスト・ブリッジ２０は、ＣＰＵ
（プロセッサ）２４または他のＳバス装置１４が、主Ｐ
ＣＩ装置１８またはそれに接続された装置に直接アクセ
スできるようにするための低待ち時間相互接続機構であ
る。ＰＣＩホスト・ブリッジ２０は、主ＰＣＩ装置また
はそれに接続された装置がベースシステム・メモリ３２
に迅速かつ直接にアクセスできるようにする高性能経路
も提供する。さらに、ＰＣＩホスト・ブリッジ２０は、
Ｓバス１６と主ＰＣＩバス２２の間でデータを転送でき
るように、これらのバスの間のインタフェースを提供す
るのに必要なすべてのハードウェアを提供する。

【００２１】主ＰＣＩバス２２は、ＰＣＩ互換性のある
様々な装置をサポートすることができる。図３に示すよ
うに、これらの装置にはグラフィクス制御装置７２、シ
リアルＳＣＳＩ（小型コンピュータ・システム・インタ
フェース）制御装置７４、ＰＣＭＣＩＡ制御装置７６、
標準バス（たとえば、ＩＳＡまたはＭＩＣＲＯ ＣＨＡ
ＮＮＥＬ（"ＭＣ−Ａ"））ブリッジ７８、およびＰＣＩ
２次ブリッジ８０が含まれる。ただし、図３に示す主Ｐ
ＣＩバスに接続された装置は、ＰＣＩバス・アーキテク
チャを、したがってここに開示する構成を実施するシス
テムの一例にすぎず、いかなる点でも本発明を制限する
ものではない。

【００２２】グラフィクス制御装置７２は通常、該制御
装置７２がビデオ・フレームをバッファできるようにす
るＶＲＡＭ８２の形のメモリ機能を備えており、ＰＣＩ
バス・アーキテクチャによってサポートされた既知のど
んなグラフィクス・パッケージをも制御することができ
る。ＳＣＳＩ７４は、ＳＣＳＩバス８６に接続されたＳ
ＣＳＩ装置８４と主ＰＣＩバス２２との間のインタフェ
ースとして働き、ＰＣＩバス・アーキテクチャによって
サポートされるどんなＳＣＳＩ装置をも制御することが
できる。ＰＣＭＣＩＡ制御装置７６は、カード・スロッ
ト８８に接続され、該スロット８８を制御する。

【００２３】標準バス・ブリッジ７８は、標準（たとえ
ばＭＣ−ＡまたはＩＳＡ）バス９２に接続された入出力
装置９０と主ＰＣＩバス２２の間のインタフェースとし
て働く。ＭＣ−Ａバージョンの標準バス・ブリッジ７８
のアーキテクチャは、ＩＢＭに譲渡された以下の関連諸
出願の主題となっている。

【００２４】２次ＰＣＩ装置９４は、２次ＰＣＩバス９
６を介してＰＣＩ２次ブリッジ８０に接続されている。
任意の数の識別されない２次ＰＣＩ装置９４を２次ＰＣ
Ｉバス９６に接続することができる。ＰＣＩ２次ブリッ
ジ８０は、２次ＰＣＩバス９６に接続された任意の数の
ＰＣＩ装置９４と主ＰＣＩバス２２の間のインタフェー
スとして働く。

【００２５】コンピュータ・システム１０全体に他のＰ
ＣＩバスが存在しなくても、ＰＣＩバス・アーキテクチ
ャと互換性のある任意の数の周辺装置を主ＰＣＩバス２
２上に配置することができる。すなわち、ＰＣＩバス９
６の他に、同数の別々のＰＣＩ２次ブリッジ８０を介し
て主ＰＣＩバス２２に接続された任意の数の２次ＰＣＩ
バスによって、任意の数のＰＣＩ周辺装置を主ＰＣＩバ
ス２２に接続することができる。各２次ＰＣＩバスに
は、ＰＣＩ２次ブリッジを介して任意の数の追加ＰＣＩ
バスを接続することもでき、これらの「３次」ＰＣＩバ
スには、さらに別のＰＣＩバスを様々な組合せで接続す
ることができる。同様に、各ＰＣＩバスには、任意の数
のＰＣＩ装置を接続することができる。２つのＰＣＩバ
スの間の各接続は、ブリッジ８０と同じＰＣＩ２次ブリ
ッジを介して行わなければならない。

【００２６】さらに、ＰＣＩホスト・ブリッジ２０と同
じ複数のブリッジをＳバス１６によって駆動することが
できる。次いで、これらのホスト・ブリッジそれぞれ
に、任意の数のＰＣＩバス、ブリッジおよび装置をシス
テム１０の設計者が希望する配列で接続することができ
る。したがって、システム１０のＰＣＩバス・アーキテ
クチャから成る部分を、様々な対等組合せおよび階層組
合せで配列された複数のバスとＰＣＩ周辺装置（以下で
は、一般的にＰＣＩネットワークと呼ぶ）から構成する
ことができる。

【００２７】また、情報処理システム１０の代替構成で
は、Ｓバス１６がなく、したがって、ホスト・ブリッジ
２０は主ＰＣＩバス２２をＣＰＩローカル・バス３４に
直接接続している。この構成では、どのＳバス装置１４
もＣＰＵローカル・バス３４に直接接続することができ
る。Ｓバス１６とＣＰＵローカル・バス３４は同じアー
キテクチャを使用して動作するので、本発明は、下記で
説明するように、図１、２、および３に示した好ましい
実施例と同じ機能を実行する。

【００２８】図４を参照すると、主ＰＣＩバス２２に接
続された周辺装置への２つの連続する書込みサイクル中
の様々なＰＣＩバス信号のタイミング図が示されてい
る。この周辺装置は、グラフィクス制御装置７２でも、
標準バス・ブリッジ７８でも、ＰＣＩバスから駆動でき
る他の周辺装置でもよい。同様に、図４に示した書込み
サイクルは典型的なＰＣＩバス書込みサイクルであり、
主ＰＣＩバス２２に特有のものではない。これらの書込
みサイクルは、２次ＰＣＩバス９６上の書込みサイクル
でも、ＰＣＩネットワーク中の他のＰＣＩバス上での書
込みサイクルでもよい。

【００２９】クロック信号（ＣＬＯＣＫ）は、ＰＣＩネ
ットワーク上でのすべての通信用のタイミングを提供す
る。ＣＬＯＣＫはあらゆるＰＣＩ装置およびすべてのＰ
ＣＩ２次ブリッジへの入力である。ＣＬＯＣＫは同期式
である。すなわち、ＰＣＩアーキテクチャ中のすべての
通信信号が、少なくとも１クロックの持続時間を有し、
どのコマンドまたはデータ転送も少なくとも１クロック
の期間にわたって実行される。図４中の信号は、縦の破
線によって個々の「クロック」に分けられている。各破
線は、１クロック持続時間の始めとその直前のクロック
持続時間の終りを表す。各線上の信号は、クロック信号
の立上りエッジ上でサンプルされ、あるいはクロック信
号の立上りエッジ上でそのクロックに関して有効な意味
を有する。

【００３０】フレーム信号（ＦＲＡＭＥ）は、ＰＣＩバ
スに接続されたＰＣＩ２次ブリッジまたは周辺装置によ
って使用され、該ブリッジまたは周辺装置が、そのバス
に接続された他のＰＣＩ２次ブリッジまたは周辺装置に
対する通信サイクルまたはアクセスを開始することを示
す。アクセスを開始する周辺装置またはＰＣＩ２次ブリ
ッジをマスタと呼ぶ。アクセス先の装置または構成要素
をスレーブと呼ぶ。ＰＣＩバス・アーキテクチャでは、
多数の信号は、高電圧から低電圧にドライブされると
き、すなわち「ロー」にドライブされるとき、イネーブ
ルされあるいは活動化される。ＦＲＡＭＥはそれらの信
号の１つである。したがって、第２のクロックに示した
ようにマスタがＦＲＡＭＥをローにドライブするとき、
マスタは、アクセスを開始していることをスレーブに示
す。

【００３１】イニシエータ準備完了信号（ＩＲＤＹ）
も、ローになると活動化され、マスタがデータ転送の開
始の準備ができていることを示す。したがって、マスタ
は、読取りサイクル中にデータを受け入れ、あるいは書
込みサイクル中にスレーブにデータを転送する準備がで
きたとき、ＩＲＤＹをローにドライブする。

【００３２】ターゲット準備完了信号（ＴＲＤＹ）は、
ローに活動化され、スレーブがデータ転送の開始の準備
ができたことを示す。したがって、スレーブは、読取り
サイクル中にマスタからデータを受け入れ、あるいは書
込みサイクル中にマスタにデータを転送する準備ができ
たとき、ＴＲＤＹをローにドライブする。

【００３３】アドレス／データ信号（ＡＤ）は、データ
転送のターゲットのレジスタのアドレスと、転送すべき
データとを１本の線上で多重化して送る。アドレス情報
は、アドレス・フェーズ中に、マスタがＦＲＡＭＥをア
サートする際に、マスタによってＡＤ上でドライブされ
る。アドレス・フェーズの後のデータ・フェーズ中に、
アクセスが書込みサイクルかそれとも読取りサイクルか
に応じてマスタまたはスレーブがデータを提供し、該デ
ータは次いで、アドレス・フェーズの後にＡＤ線上でド
ライブされる。アドレス・フェーズは１クロックの持続
時間を有し、データ・フェーズは少なくとも１クロック
であるが、データ転送がバースト転送であり、あるいは
スレーブのＴＲＤＹのアサートが遅延する場合は、１ク
ロックより多くなることがある。

【００３４】コマンド／バイト・イネーブル信号（Ｃ／
ＢＥ）は、１本の線上で多重化されたＰＣＩバス・コマ
ンドとバイト・イネーブル信号を提供する。バス・コマ
ンドは、マスタがＦＲＡＭＥをアサートする際およびア
ドレス・フェーズ中にマスタによってＡＤ上でアサート
される。バス・コマンドは、マスタがどちらのタイプの
アクセスを開始しているかに応じて、読取りコマンドで
も書込みコマンドでもよい。

【００３５】バイト・イネーブル信号は、ＡＤ上でのデ
ータ転送時にＣ／ＢＥ上に存在する。バイト・イネーブ
ル信号は、識別番号０ないし３を有する４つのビットに
含まれる。これら４つのビットがすべてローに活動化さ
れるとき（２進値の０）は、ＡＤ上で転送中のデータの
４つのバイトすなわち３２個のビットがすべてイネーブ
ルされ、転送時にそれらのバイトが書き込まれることを
示す。４つのビットのうちの１つがハイ（２進値１）で
あるとき、ＰＣＩバス上で転送中の４バイト・データの
うちの１つのバイトがディスエーブルされる。

【００３６】図４に示した簡単な書込み動作時の様々な
ＰＣＩバス信号の機能は以下のとおりである。

【００３７】第２のクロック中に、マスタはＦＲＡＭＥ
をローにドライブする。これは、マスタがスレーブへの
アクセスを開始することを意味する。ＩＲＤＹおよびＴ
ＲＤＹは、第２のクロック中にターンアラウンド・サイ
クルにある。

【００３８】この時点で、マスタは、ＡＤ線上でのアク
セスのターゲットであるスレーブ中のレジスタのアドレ
スを提供する。同時に、マスタによってＣ／ＢＥ線上で
書込みコマンドが生成される。

【００３９】第３のクロックに移ると、ＦＲＡＭＥが非
アサートされる。これは、アクセスを完了する準備がで
きたことを意味する。マスタはこのとき、ＩＲＤＹ線の
制御を得ており、該線をローにドライブして、データを
スレーブに転送する準備ができていることを示す。スレ
ーブもＴＲＤＹ線の制御を得ており、該線をローに活動
化して、アドレス情報をスレーブ自体内のレジスタのア
ドレスとして既に復号し、そのレジスタでデータを受け
入れる準備ができたことを示す。したがって、第３のク
ロックで、データはＡＤ線上でマスタから、スレーブの
復号されたレジスタへ転送される。

【００４０】アドレス・フェーズの後に、データ・フェ
ーズが開始すると、マスタはデータがイネーブルされた
かどうかを示すバイト・イネーブル信号をＣ／ＢＥ線上
でアサートする。４つのビットのうちの１つ以上がハイ
の場合、ＡＤ線上の対応するデータ・バイトはイネーブ
ルされない。

【００４１】第４のクロック中は、別の書込みクロック
が開始されているので、タイミング図が繰り返される。
この第２の書込みサイクルは同じマスタでも異なるマス
タでも開始することができる。同様に、書込みサイクル
のターゲットは、同じスレーブでもまったく異なるスレ
ーブでもよい。

【００４２】ＰＣＩバスに接続された様々な装置の間の
競合の危険をなくすために、第２の書込みサイクルが開
始される前に、各線はターンアラウンド・サイクルを通
過しておく。ターンアラウンド・サイクルおよび競合の
詳細な説明については、本発明と同時に出願されＩＢＭ
に譲渡された"METHOD AND APPARATUS FOR PROVIDINGBAC
K-TO-BACK DATA TRANSFERS IN AN INFORMATION HANDLIN
G SYSTEM HAVING A MULTIPLEXED BUS"と題する、関連出
願を参照されたい。

【００４３】ここで、図５を特に参照すると、ある読取
りサイクルと別の読取りサイクルの始めのタイミング図
が示されている。第２のクロックで、マスタはＦＲＡＭ
Ｅをローにアサートする。ＦＲＡＭＥは、第２のクロッ
クで１クロック信号だけローのままになる。というの
は、これが単一データ・フェーズ転送だからである。マ
スタによってＡＤ上にアドレス情報も供給され、読取り
コマンドが第２のクロックでＣ／ＢＥ線上で送信され
る。

【００４４】第３のクロック・シーケンスで、ＡＤ線は
ターンアラウンド・サイクルに入らなければならない。
なぜなら、スレーブが、マスタが読取りを要求したデー
タを提供するために、第４のクロック信号中にＡＤ線の
制御を得る必要があるからである。このターンアラウン
ド・サイクルは、ＡＤ線に対するマスタとスレーブの間
の競合をなくすために必要である。マスタは、第３のク
ロックでＩＲＤＹをローにアサートし、要求されたデー
タを読み取る準備ができたことを示す。第３のクロック
信号で、マスタはＣ／ＢＥ線上でバイト・イネーブル信
号もアサートする。

【００４５】第４のクロック信号で、スレーブはＡＤ線
上でデータを提供し、ＴＲＤＹをアサートする。バイト
・イネーブル信号は依然として、ＰＣＩマスタによって
Ｃ／ＢＥ線上でアサートされている。第４のクロックで
ＩＲＤＹ信号が依然としてローなので、読み取るべきデ
ータがスレーブからマスタに転送される。

【００４６】ＰＣＩに接続されたマスタが、ＣＰＵロー
カル・バスまたはシステム・バスに接続された構成要素
または装置、たとえばＤＭＡ制御装置やシステム・メモ
リに向けたデータ転送を実行する必要があるとき、２ス
テップ手順を使用しなければならない。第１のステップ
では、ＰＣＩバスをＣＰＵバスまたはシステム・バスに
接続するホスト・ブリッジが、ＰＣＩバス上でのデータ
転送のスレーブになる。第２のステップでは、ホスト・
ブリッジがＣＰＵローカル・バスまたはシステム・バス
上での読取りサイクルまたは書込みサイクルのマスタに
なり、データ転送のターゲットである装置または構成要
素が、ＣＰＵローカル・バスまたはシステム・バス上で
のこの特定のデータ・トランザクションのスレーブにな
る。

【００４７】たとえば、グラフィクス制御装置７２がＤ
ＭＡ制御装置４０を書込みサイクルのターゲットにする
場合、ＰＣＩホスト・ブリッジ２０が主ＰＣＩバス２２
上での書込みサイクルのスレーブになる。次いで、書込
みサイクル中に書き込むべきデータがホスト・ブリッジ
２０に転送される。次いで、ホスト・ブリッジ２０が、
ＤＭＡ制御装置４０を書込みサイクルのスレーブまたは
ターゲットとして、Ｓバス１６上での書込みサイクルの
マスタになる。次いで、Ｓバス１６上での書込みサイク
ル中に、データが再び、ホスト・ブリッジ２０からＤＭ
Ａ制御装置４０に転送される。読取りサイクルは、ホス
ト・ブリッジ２０がＰＣＩバス２２上での読取りサイク
ルのスレーブになり、次いでＳバス１６上での読取りサ
イクルのマスタになってＳバス１６からＰＣＩバス２２
へのデータ転送を完了する、同様な２ステップ手順で動
作する。

【００４８】さらに、Ｓバス１６上のマスタは、ＰＣＩ
バス２２上の装置へのデータ転送を開始する場合、まず
ホスト・ブリッジ２０をスレーブとして使用しなければ
ならない。次いで、ホスト・ブリッジ２０がＰＣＩバス
２２上でのデータ転送のマスタになる。

【００４９】ＰＣＩネットワーク中のＰＣＩ２次ブリッ
ジ８０より下のＰＣＩバスに接続された装置と、ＣＰＵ
ローカル・バス３４またはＳバス１６に接続された構成
要素の間のデータ転送は、データが最終的にホスト・ブ
リッジに２０転送されるまで、ネットワークを相互に接
続するＰＣＩ２次ブリッジとの間で連続データ転送を実
行することによって完了しなければならない。ＰＣＩ２
次ブリッジ８０が転送すべきデータをもつと、特定の転
送が書込みサイクルである場合、上述の２ステップ手順
を使用して、ＰＣＩ２次ブリッジ８０をＰＣＩバス２２
上のマスタとして使用し、かつホスト・ブリッジ２０を
ＰＣＩバス２２上でのスレーブおよびＳバス１６上での
マスタとしてデータ転送を完了する。

【００５０】Ｓバス１６とＰＣＩバス２２の間のデータ
転送は、それらのバスが異なるバス・アーキテクチャを
有するため、２ステップで完了しなければならない。Ｃ
ＰＵローカル・バス３４とＳバス１６のバス・アーキテ
クチャは同じである。ＣＰＵローカル・バス３４および
Ｓバス１６のバス・アーキテクチャでは、ＰＣＩバス・
アーキテクチャと異なり、データおよびアドレス情報は
多重化されず、別々の線上で送信される。これらの線上
のデータおよびアドレス情報の文字列は長さ３２ビット
である。

【００５１】ＣＰＵローカル・バス・アーキテクチャ
は、ＰＣＩバス・アーキテクチャのバイト・イネーブル
信号と同じ機能を実行するバイト・イネーブル線をも
つ。したがって、ＣＰＵローカル・バス・アーキテクチ
ャのバイト・イネーブル信号は長さ４ビットであり、デ
ータ線上のデータの特定のバイトがイネーブルされてい
るかそれともイネーブルされていないかを示す。

【００５２】ＣＰＵローカル・バス３４およびＳバス１
６は、ＰＣＩバス２２からのＣＬＯＣＫ信号をタイミン
グ信号として使用する。ＣＰＵローカル・バス３４およ
びＳバス１６上の各タイミング信号の持続時間をバス・
サイクルと呼ぶ。

【００５３】ＰＣＩバス・アーキテクチャと異なり、Ｃ
ＰＵローカル・バス３４およびＳバス１６のデータおよ
びアドレス情報は別々の線上で送信される。したがっ
て、データ転送のターゲットであるスレーブがアドレス
線上で送信されたアドレスに応答すると、データ転送を
ＣＰＵローカル・バス上で１バス・サイクルで完了する
ことができる。いくつかの３２ビット・データ列のバー
スト転送時に、スレーブが第１の転送に肯定応答する
と、その後のデータ転送をそれぞれ単一のバス・サイク
ルで完了することができる。マスタはデータ転送時に、
ＣＰＵローカル・バス上でバイト・イネーブル信号を生
成する。

【００５４】図４を参照すると、第２ないし第４のクロ
ックに示した書込みサイクルの最終ターゲットが、Ｓバ
ス１６に接続された構成要素である場合、ホスト・ブリ
ッジ２０が、ＰＣＩ書込みサイクルが向けられるスレー
ブとなる。したがって、ホスト・ブリッジ２０は、第２
のクロックで送信されたアドレスに応答して、第３のク
ロックで送信されたデータをその１つの内部レジスタで
受信する。このアドレスも、その１つの内部レジスタに
記憶されることになる。

【００５５】次いでホスト・ブリッジ２０は、Ｓバス１
６の制御を得ると、マスタとして働き、Ｓバス１６上で
書込みサイクルを生成する。ホスト・ブリッジ２０は第
１のバス・サイクル中に、ＰＣＩ書込みサイクル中に受
信した同じアドレス情報およびバイト・イネーブル信号
をＳバス１６上のそれぞれの線上に転送する。適当なス
レーブがアドレス情報に応答し、この応答の後の次のバ
ス・サイクル中にアドレス線上でデータが転送される。

【００５６】読取りサイクルまたは書込みサイクル中の
ＰＣＩバス上のデータは非連続データである。非連続デ
ータとは、３２ビット・データ列内のデータのうちのイ
ネーブルされた２つ以上のバイトが、イネーブルされて
いないデータのバイトによって分離されているものであ
る。バイト・イネーブル信号の４つのビットは、データ
がディスエーブルされているかどうか、したがって非連
続データかどうかを示す。表１には、４つのバイト・イ
ネーブル・ビットの可能な各２進組合せと、各組合せが
非連続データを示すかどうかを示す。

【表１】

【００５７】ＣＰＵローカル・バス３４とＳバス１６の
アーキテクチャが単一のデータ転送内で非連続であるデ
ータを転送するときは必ず、情報処理システムで誤動作
が発生する。したがって、ホスト・ブリッジ２０は、デ
ータが非連続データかどうかを判定して、そうである場
合は非連続データを連続データに変換しないかぎり、デ
ータをＰＣＩバス２２からＳバス１６上に送信すること
ができない。本発明を実施するハードウェアはこのタス
クを実行する。

【００５８】下記で説明する本発明で非連続データを連
続データに変換するための方法は、ＰＣＩバス２２上で
の単一の非連続データ転送を、Ｓバス１６上での２つ以
上の連続データ転送に分離することによるものである。
たとえば、主ＰＣＩバス２２に接続されたマスタからの
非連続データがバイト・イネーブル値０１１０を有し、
マスタがこのデータを、Ｓバス１６に接続されたスレー
ブに書込み中の場合、ホスト・ブリッジ２０内に含まれ
る本発明のハードウェアは、それぞれバイト・イネーブ
ル値１１１０および０１１１を含む２つの書込みサイク
ルをＳバス１６上で生成する。これら２つの書込みサイ
クルのアドレスおよびデータは同じになる。これによっ
て、データのイネーブルされた第１および第４のバイト
は転送され、データのディスエーブルされた第２および
第３のバイトは転送されなくなる。

【００５９】本発明は同時に、ＣＰＵローカル・バスま
たはシステム・バスに接続された８ビット装置または１
６ビット装置と、３２ビット長の文字列のデータしか転
送しないＰＣＩバスに接続された装置の間での通信の問
題に対処し解決する。本発明では、この場合も、ＰＣＩ
バス上の３２ビット転送をＣＰＵローカル・バスまたは
システム上の複数のデータ転送に分解することによって
この問題を解決する。

【００６０】たとえば、主ＰＣＩバス２２に接続された
マスタからの書込みサイクルが、８ビット文字列のデー
タしか受け入れないＳバス１６に接続されたスレーブに
向けられる場合、すべてのデータがイネーブルされてい
ると仮定して、マスタからの３２ビット・データ列をＳ
バス１６上での４つの書込みサイクルに分割しなければ
ならない。４つの転送それぞれのバイト・イネーブル信
号は、データのバイトがスレーブに転送されるときに変
更される。Ｓバス１６上での第１の書込みのバイト・イ
ネーブル信号は、データの４つのバイトがすべてイネー
ブルされていることを示す００００になる。しかし、ス
レーブが８ビット装置なので、データの最下位バイトだ
けがスレーブによって受信される。したがって、データ
の最下位バイトはすでにスレーブに転送されているの
で、本発明によれば、ホスト・ブリッジ２０中でバイト
・イネーブル信号０００１を有する第２の書込みサイク
ルが生成される。連続書込みサイクルでデータの各バイ
トが転送されるにつれて、第３の書込みサイクルのバイ
ト・イネーブル値は００１１に、第４の書込みサイクル
のバイト・イネーブル信号は０１１１に変わる。

【００６１】下記の表２に、スレーブのビット・サイズ
および特定のデータ転送のバイト・イネーブル信号に応
じて、単一のデータ転送の後にＣＰＵローカル・バスま
たはシステム・バス上の追加バス転送が必要であるかど
うかを示す。この表は、次のデータ転送のバイト・イネ
ーブル値も示す。

【表２】 下記で説明する本発明では、たとえばホスト・ブリッジ
２０などのホスト・ブリッジのハードウェア中でこの表
を実施する。

【００６２】ここで図６を参照すると、ホスト・ブリッ
ジ２０内の本発明のバイト・イネーブル制御ハードウェ
ア１００の図が示されている。ハードウェア１００は、
ＰＣＩバス２２のＣ／ＢＥ線に接続された第１のラッチ
・レジスタ１０２と、第２のラッチ・レジスタ１０４と
を含む。ラッチ・レジスタ１０４は５入力マルチプレク
サ１０６に接続されている。ラッチ・レジスタ１０４
は、それを２入力マルチプレクサ１１０に接続するため
の出力線１０８を有する。

【００６３】ラッチ・レジスタ１０２および１０４はそ
れぞれ、４ビットのデータを保持し、１つのクロック信
号の４ビット値をラッチして保持する能力を有する。ラ
ッチ・レジスタ１０２は、ＰＣＩバス２２のＣ／ＢＥ線
から、特定のデータ転送用の４ビットのバイト・イネー
ブル信号を受け取り、Ｓバス１６上でその特定のデータ
転送が完了するまでその信号をラッチしておく。

【００６４】ラッチ・レジスタ１０４はマルチプレクサ
１０６から４ビットの出力信号を受け取り、マルチプレ
クサ１０６が他の出力信号を生成するまでこの値を保持
する。ラッチ・レジスタ１０４は、現在の４ビット値を
線１０８上でのマルチプレクサ１１０の第２の入力に出
力する。ラッチ・レジスタ１０４からの出力をlatched
byte valid（Ｌ＿ＢＶ）と呼ぶ。

【００６５】マルチプレクサ１０６は、ＰＣＩバス２２
とＳバス１６の両方上のデータ・フェーズの状況に応じ
てその出力上でドライブすべきものとしてその内部選択
論理機構が選択する１ないし５の番号の付いた５つの入
力を有する。これらの入力はそれぞれ４ビット値であ
る。マルチプレクサ１０６は、ホスト・ブリッジ２０の
ハードウェアを介してこれらのバス上でのデータ転送の
状況を受け取る。マルチプレクサ１０６にその５つの入
力をそれぞれ選択させる、ＰＣＩバス２２およびＳバス
１６上のデータ・フェーズの状況は以下のとおりであ
る。

【００６６】第１の入力−ホスト・ブリッジ２０が最初
にＰＣＩバス２２上の読取りデータ転送に応答し、かつ
Ｓバス１６上でのデータ転送が完了しており、他のデー
タ転送を開始する準備ができているときに選択される。
第１の入力は常に、２進値"１１１１"である。

【００６７】第２の入力−ＰＣＩバス２２上で書込みデ
ータ転送が開始するとき、Ｓバス１６上で対応する書込
みデータ転送を完了するのに必要なＳバス１６上での第
１のバス・サイクルが開始する前に選択される。第２の
入力は、ＰＣＩバス２２のＣ／ＢＥ線からの４ビットの
バイト・イネーブル値である。

【００６８】第３の入力−Ｓバス１６上で完了すべきデ
ータ転送が、ＰＣＩバス２２から開始された書込み動作
であり、Ｓバス１６上での転送のバス・サイクルが完了
したばかりのときに選択される。

【００６９】第４の入力−Ｓバス１６上で完了すべきデ
ータ転送が読取り動作であり、Ｓバス１６上での転送の
バス・サイクルが完了したばかりのときに選択される。

【００７０】第５の入力−Ｓバス１６上のどのバス・サ
イクルでも選択され、そのバス・サイクルが完了するま
で維持される。この入力は、ラッチ・レジスタ１０４の
出力からフィードバックされる。

【００７１】マルチプレクサ１１０は、ＰＣＩバス２２
によって開始されたデータ転送が読取り動作かそれとも
書込み動作かに応じて、その出力上でドライブすべきも
のとして選択する２つの入力を有する。これらの入力は
それぞれ長さ４ビットである。第１の入力はＰＣＩ読取
りデータ転送時に選択され、第２の入力はＰＣＩ書込み
データ転送時に選択される。マルチプレクサ１１０は、
ホスト・ブリッジ２０のハードウェアを介して、ＰＣＩ
バス２２とＳバス１６の両方上でのデータ転送の状況を
監視する。

【００７２】マルチプレクサ１１０の出力は、Ｓバス１
６上の次のバス・サイクル中に転送すべきデータのバイ
ト・イネーブルが非連続データであるかどうかを検出す
る、非連続データ検出器１１４に接続されている。検出
器１１４は、上述の表１の機能を提供するハードウェア
論理機構の機能ブロックの組合せである。したがって、
検出器１１４は、次のバス・サイクル中に転送すべきデ
ータが非連続データかどうかを判定し、データが実際に
非連続データの場合に出力線１１６上で２進"１"を生成
する。検出器１１４の出力をＮＣと呼ぶ。

【００７３】マルチプレクサ１１０の出力の４つのビッ
トはまた、それぞれ線１１８、１２０、および１２２上
の３つの別々の信号に分割される。２つの下位ビット、
すなわち０および１の識別番号を有するビットは、線１
２４に接続された線１１８上で出力され、線１２４はさ
らにＳバス１６に接続されている。識別番号２を有する
マルチプレクサ１１０の出力のビットは線１２０上に出
力され、第１の２入力ＯＲゲート１２６への入力にな
る。識別番号３を有するマルチプレクサ１１０の出力の
ビットは線１２２上に出力され、第２の２入力ＯＲゲー
ト１２８への入力になる。

【００７４】検出器１１４のＮＣ出力も、ＯＲゲート１
２６および１２８に入力される。ＯＲゲート１２６およ
び１２８の出力は線１２４に接続されている。

【００７５】線１２４は、２つのＯＲゲート１２６およ
び１２８の出力を組み合わせる、Ｓバス１６への４ビッ
ト信号ＰＢＥを送信する。これらのビットは、マルチプ
レクサ１１０の出力に含まれ、０および１の番号が付い
ている。この４ビット信号はＳバス１６上での現在のバ
ス・サイクル用のバイト・イネーブル信号であり、常に
連続データになる。

【００７６】検出器１１４からのＮＣ出力は、第３の２
入力ＯＲゲート１３０にも入力される。ＯＲゲート１３
０への他方の入力は線１３４を介してバイト・イネーブ
ル生成装置１３２に接続されている。生成装置１３２か
らの線１３４上への出力をＢＳＺと呼ぶ。ＯＲゲート１
３０は、ホスト・ブリッジ２０内の他のハードウェアに
接続されたＢＣと呼ばれる出力を有する。

【００７７】生成装置１３２は、上述の表２を生成する
機能を提供する既知の論理ハードウェアの一機能ブロッ
クである。したがって、生成装置１３２は、ＰＣＩバス
２２によって開始された特定のデータ転送を完了するの
にＳバス１６上で別のバス・サイクルが必要かどうかを
判定し、その転送用のバイト・イネーブル信号を提供す
る。生成装置１３２からの出力は、データ転送の出力先
であるスレーブが８ビット装置かそれとも１６ビット装
置かに依存する。

【００７８】生成装置１３２は、ＢＳ８およびＢＳ１６
と呼ばれる２つの入力線を介してＳバス１６に接続され
ている。ＢＳＺ信号、ＢＳ８信号、およびＢＳ１６信号
は、値０または１を有する単一ビット２進信号である。
データ転送が向けられるＳバス１６に接続されたスレー
ブは、データ転送の完了に応答すると、それ自体が８ビ
ット装置かそれとも１６ビット装置かに応じて、それぞ
れＢＳ８またはＢＳ１６上で２進信号を送信する。８ビ
ット装置でも１６ビット装置でもない場合、ＢＳ８およ
びＢＳ１６の値は１である。ＢＳ８またはＢＳ１６が値
０を有する場合、スレーブはそれぞれ８ビット装置また
は１６ビット装置であり、生成装置１３２は線１３４上
でＢＳＺの値として２進１を生成する。

【００７９】ＮＣ信号またはＢＳＺ信号が値１を有する
場合、ＯＲゲート１３０はＢＣ信号としてハイ値を生成
する。ハイＢＣ信号は、現在のデータ転送を完了するの
に少なくとももう１つのバス・サイクルが必要であるこ
とを、ホスト・ブリッジ２０内の他のハードウェアに示
す。

【００８０】生成装置１３２は、Ｓバス１６上での現在
のバス・サイクル用のバイト・イネーブル信号である、
線１２４からの他の入力を有する。生成装置１３２は、
現在のバイト・イネーブル値に基づいて次のバス・サイ
クル用のバイト・イネーブル値を生成する。

【００８１】生成装置１３２は、線１３６上で出力され
るＮＢＥと呼ばれる第２の出力を有する。ＮＢＥは４ビ
ット値である。ＮＢＥは次のバス・サイクル用のバイト
・イネーブル信号の値を与えられ、あるいはスレーブが
８ビット装置または１６ビット装置であるので、ＰＣＩ
バス２２によって開始されたデータ転送を完了するのに
これ以上Ｓバス１６上でのバス・サイクルが必要とされ
ない場合には、値"１１１１"を有する。

【００８２】ＮＢＥ信号は、２入力排他ＯＲゲート（Ｘ
ＯＲ）１３８と２入力反転排他ＯＲゲート（ＮＸＯＲ）
１４０への一方の入力である。ＸＯＲゲート１３８とＮ
ＸＯＲゲート１４０への他方の入力は、線１４２を介し
てＸＯＲゲート１３８およびＮＸＯＲゲート１４０に接
続された、線１２４からのＳバス１６上での現在のバス
・サイクル用のバイト・イネーブル信号の値である。

【００８３】ＸＯＲゲート１３８の出力は、第４の２入
力ＯＲゲート１４４の一方の入力に接続されている。Ｎ
ＸＯＲゲート１４０の出力は、２入力ＡＮＤゲート１４
６の一方の入力に接続されている。ＯＲゲート１４４と
ＡＮＤゲート１４６への他方の入力は、線１４８を介し
てフィードバックされるラッチ・レジスタ１０４の出力
である。ＯＲゲート１４４の出力は、マルチプレクサ１
０６の第３の入力に接続されている。ＡＮＤゲート１４
６の出力はマルチプレクサ１０６の第４の入力に接続さ
れている。

【００８４】ラッチ・レジスタ１０４からの出力は、線
１４８を介して第２の２入力ＮＸＯＲゲート１５０、４
入力ＡＮＤゲート１５２、および比較機構１５４にも接
続されている。ＡＮＤゲート１５２の４つの入力は、ラ
ッチ・レジスタ１０４からのＬ＿ＢＶ信号の４つのビッ
トである。ＡＮＤゲート１５２の出力はホスト・ブリッ
ジ２０内の他のハードウェアに出力され、ＰＣＩバス２
２によって開始された書込みサイクルがいつＳバス１６
上で完了したかを示す。この出力はＷ＿ＤＯＮＥと呼ば
れ、活動化されると２進１になる。

【００８５】ＮＸＯＲゲート１５０への他方の入力はラ
ッチ・レジスタ１０２の出力である。この場合も、この
出力はＰＣＩバス２２上で開始されたデータ転送からの
バイト・イネーブル信号の値である。この値は、Ｓバス
１６上でデータ転送が完了するまで一定のままである。
ＮＸＯＲゲートの出力は、マルチプレクサ１１０の第１
の入力に接続されている。

【００８６】ラッチ・レジスタ１０２からの出力は比較
機構１５４にも接続されている。比較機構１５４はこの
値を、線１４８を介して受け取ったＬ＿ＢＶ値と比較す
る。これら２つの値が等しいとき、比較機構１５４は、
ホスト・ブリッジ２０内の他のハードウェアに接続され
た出力上で２進１を生成する。この出力はＲ＿ＤＯＮＥ
と呼ばれ、ＰＣＩバス２２によって開始された読取りデ
ータ転送がいつＳバス１６上で完了したかを示す。

【００８７】ハードウェア１００の動作は、ＰＣＩバス
２２（ＰＣＩマスタ）に接続されたマスタによって開始
されたデータ転送が読取り転送かそれとも書込み転送か
に応じて異なる。読取り転送時の動作では、ＰＣＩマス
タがＰＣＩバス２２上でＳバス１６をターゲットとする
読取りサイクルを開始し、ホスト・ブリッジ２０がスレ
ーブとして応答する。ＰＣＩマスタからのバイト・イネ
ーブル信号がラッチ１０２内にラッチされ、比較機構１
５４およびＮＸＯＲゲート１５０に入力される。

【００８８】Ｓバス１６上での読取り転送がまだ開始し
ていないので、マルチプレクサ１０６は４ビット２進
値"１１１１"である第１の入力を出力する。この値は次
いで、ラッチ・レジスタ１０４内にラッチされ、線１４
８上でＬ＿ＢＶ信号としてＮＸＯＲ１５０に出力され
る。

【００８９】ＮＸＯＲゲート１５０は次いで、ラッチ・
レジスタ１０２にラッチされたＰＣＩバス２２からのバ
イト・イネーブル信号とＬ＿ＢＶの値の反転排他ＯＲ組
合せに基づいて４ビットの出力値を生成する。現在の転
送が読取り動作なので、マルチプレクサ１１０は、デー
タ転送全体にわたってマルチプレクサ１１０自体の出力
上でドライブすべきＮＸＯＲゲート１５０からの出力を
選択する。

【００９０】検出器１１４は次いで、マルチプレクサ１
１０からの出力が非連続かどうかを判定し、そうである
場合は出力信号ＮＣを値２進１にドライブすることによ
って該信号を線１１６上で活動化する。ＮＣが活動化さ
れると、ＯＲゲート１２６および１２８の出力はハイに
なり、線１２４上のＰＢＥ信号のビット番号２および３
を論理１にする。したがって、ＰＢＥは常に連続データ
になる。上述のように、ＰＢＥのビット番号０および１
の値は、マルチプレクサ１１０の出力のビット番号０お
よび１にすぎない。

【００９１】ＰＢＥ信号は次いで、線１２４上で現在の
バス・サイクル用のバイト・イネーブル信号としてＳバ
ス１６に送信される。読取り転送の出力先であるＳバス
１６に接続されたスレーブは、データ転送に肯定応答す
るとき、ＢＳ８線またはＢＳ１６線上で２進０を生成
し、スレーブ自体がそれぞれ８ビット装置または１６ビ
ット装置であることを示すことができる。生成装置１３
２は、ＢＳ８、ＢＳ１６、およびＰＢＥ信号の値に基づ
いて、上述の表２に従って線１３６上でＮＢＥ信号を生
成する。

【００９２】ＢＳ８またはＢＳ１６が２進０にイネーブ
ルされ、データ転送を完了するのにＳバス１６上でもう
１つのバス・サイクルが必要であると生成装置１３２が
判定した場合、生成装置１３２は線１３４上でＢＳＺ信
号として２進ハイ信号を生成する。これによって、ＯＲ
ゲート１３０は、データ転送を完了するのにもう１つの
バス・サイクルが必要であることをホスト・ブリッジ２
０内の他のハードウェアに示すＢＣのハイ信号を生成す
る。同様に、検出器１１４が線１１６でＮＣのハイ値を
生成する場合、ＯＲゲート１３０は、ＢＣを、データ転
送を完了するのにもう１つのバス・サイクルが必要であ
ることを示す２進ハイ値にドライブする。

【００９３】ＮＢＥ信号が生成されると、線１４２から
のＰＢＥ信号と共にＮＸＯＲゲート１４０に入力され
る。ＮＸＯＲゲート１４０によって出力される４ビット
２進値は、ラッチ・レジスタ１０４の出力のフィードバ
ック信号と共にＡＮＤゲート１４６に入力される。ＡＮ
Ｄゲート１４６はこれら２つの信号に対して論理ＡＮＤ
演算を実行し、マルチプレクサ１０６の第４の入力に接
続された結果を出力する。この転送が読取りデータ転送
であり、Ｓバス１６上でのデータ転送の第１のバス・サ
イクルが完了しているので、マルチプレクサ１０６は出
力上でドライブすべき第４の入力を選択する。

【００９４】マルチプレクサ１０６からのこの新しい出
力はラッチ・レジスタ１０４内にラッチされ、次のＬ＿
ＢＶ信号になる。この新しいＬ＿ＢＶ信号に対してプロ
セスが繰り返される。

【００９５】ＰＣＩバス２２のＣ／ＢＥ線からのバイト
・イネーブル信号によって示されるすべてのデータが転
送されるまで、Ｌ＿ＢＶの新しい値のそれぞれについて
このプロセスが引き続き繰り返される。これが行われる
とき、Ｌ＿ＢＶ値はＰＣＩバス２２からのバイト・イネ
ーブル信号に等しくなる。これらの信号は共に、常に比
較機構１５４に入力され、それらの信号が等しいとき、
比較機構１５４は、Ｒ＿ＤＯＮＥをハイに活動化して、
データ転送が完了したことをＳバス１６およびホスト・
ブリッジ２０に示す。これが行われるとき、Ｓバス１６
に接続されたスレーブからすべてのデータが読み取られ
る。

【００９６】書込み転送時のバイト・イネーブル・ハー
ドウェア１００の動作は、いくつかの点で読取り転送時
の動作とは異なる。ＰＣＩバス２２に接続されたマスタ
はまず、Ｓバス１６をターゲットとする書込みサイクル
を開始する。ＰＣＩバス２２からのバイト・イネーブル
信号はマルチプレクサ１０６の第２の入力に入力され
る。データ転送の第１のバス・サイクルがＳバス１６上
で開始されておらず、かつこの動作が読取り動作なの
で、マルチプレクサ１０６は出力上でドライブすべき第
２の入力上の信号を選択する。したがって、ラッチ１０
４はＰＣＩバス２２からのバイト・イネーブル信号の値
をラッチし、これらの信号はＬ＿ＢＶの値になる。

【００９７】この転送が書込み転送なので、マルチプレ
クサ１１０は出力上でドライブすべき第２の入力上の信
号を選択する。この信号はＬ＿ＢＶである。Ｌ＿ＢＶは
次いで、検出器１１４に出力され、線１１８、１２０、
および１２２上に分割される。検出器１１４ならびにＯ
Ｒゲート１２６および１２８は、読取り動作に提供する
のと同じ機能を提供する。すなわち、Ｓバス１６上でＰ
ＢＥ信号を生成して、該信号が連続データになるように
する。同様に、生成装置１３２、ＢＳ８、およびＢＳ１
６は、読取り転送の場合と同様に動作してＮＢＥ信号を
生成し、ＯＲゲート１３０はＢＣ信号を生成する同じ機
能を提供する。

【００９８】生成装置１３２がＮＢＥ信号を生成する
と、該信号はＰＢＥ信号と共に、線１３６を介してＸＯ
Ｒゲート１３８に入力される。ＸＯＲゲート１３８はＰ
ＢＥ信号およびＮＢＥ信号に対して排他ＯＲ演算を実行
し、結果をＯＲゲート１４４の入力に出力する。ＯＲゲ
ート１４４は、フィードバック線１４８を介して、Ｌ＿
ＢＶ信号である入力信号も受け取る。ＯＲゲート１４４
は、それに入力された２つの信号に対してＯＲ演算を実
行し、結果をマルチプレクサ１０６の第３の入力に出力
する。

【００９９】現在のデータ転送が書込み動作であり、Ｓ
バス１６上でのデータ転送の第１のバス・サイクルが完
了しているので、マルチプレクサ１０６は出力上で送信
すべき第３の入力上の信号を選択する。マルチプレクサ
番号１０６の出力がラッチ・レジスタ１０４内にラッチ
され、Ｌ＿ＢＶの新しい値になる。

【０１００】Ｌ＿ＢＶのこの新しい値は次いでマルチプ
レクサ１１０の第２の入力に入力され、プロセス全体が
繰り返される。プロセスは、Ｌ＿ＢＶの値が"１１１１"
に等しい２進値をもつようになるまで繰り返される。こ
のようになると、すべてのデータがＰＣＩバス２２か
ら、Ｓバス１６に接続されたスレーブに転送されたこと
になる。

【０１０１】Ｌ＿ＢＶが"１１１１"に等しくなると、Ａ
ＮＤゲート１５２がＷ＿ＤＯＮＥを活動化する。これ
は、データ転送が完了したことをＳバス１６および該バ
ス１６に接続されたスレーブに示す。

【０１０２】"０１００"に等しいＰＣＩバス２２からの
バイト・イネーブル信号が８ビット・スレーブに出力さ
れる書込み動作時のハードウェア１００の動作の一例を
以下に示す。

【０１０３】バイト・イネーブル信号"０１００"がマル
チプレクサ１０６の第２の入力に送信される。マルチプ
レクサ１０６は、これと同じ信号をラッチ・レジスタ１
０４に出力し、該レジスタ１０４は"０１００"に等しい
Ｌ＿ＢＶ信号を出力する。マルチプレクサ１１０はこの
信号を入力して検出器１１４に出力する。

【０１０４】検出器１１４は、Ｌ＿ＢＶが非連続データ
であると判定し、ＮＣとして信号１を出力する。ＮＣが
１に等しいので、ＯＲゲート１２６および１２８は線１
２４上のＰＢＥを"１１００"に等しくする。この信号は
Ｓバス１６上で、第１のバス・サイクル用のバイト・イ
ネーブル信号として送信される。

【０１０５】書込みが出力されるスレーブはＢＳ８上の
ロー信号で応答し、該信号によって生成装置１３２はＮ
ＢＥ信号"１１０１"を生成する。これは、第１のバス・
サイクル中に、ＰＢＥ信号のビット番号０に対応するデ
ータだけが転送されたからである。生成装置１３２はＢ
ＳＺもハイにする。ＢＳＺとハイＮＣ信号とによって、
ＯＲゲート１３０は、少なくとももう１つのバス・サイ
クルが転送を完了する必要があることを示すハイ信号を
ＢＣ上で生成する。

【０１０６】ＰＢＥおよびＮＢＥはＸＯＲゲート１３８
に入力される。ＸＯＲゲート１３８は排他ＯＲ演算を実
行し、"０００１"に等しい出力を生成する。ＯＲゲート
１４４は次いで、ＸＯＲゲートからの出力とラッチ１０
４からのフィードバック値を入力としてＯＲ演算を実行
する。この演算の結果は"０１０１"である。"０１０１"
はマルチプレクサ１０６の第３の入力に送られ、マルチ
プレクサ１０６からラッチ・レジスタ１０４に出力され
る。これで、この値がＬ＿ＢＶ用の値になる。

【０１０７】したがって、"０１０１"はマルチプレクサ
１１０の第２の入力を介して検出器１１４に送られ、検
出器１１４は再び、この値が非連続データであると判定
して、ＮＣを１に等しくする。これによって、ＯＲゲー
ト１２６および１２８ならびに線１１８は、Ｓバス１６
上での第２のバス・サイクル用の"１１０１"に等しいＰ
ＢＥを線１２４上で生成する。また、ＮＣ信号によっ
て、ＯＲゲート１３０は、ＢＣ信号をイネーブルして、
データ転送を完了するのにさらにもう１つのバス・サイ
クルが必要であることをホスト・ブリッジ２０に示す。
第２のバス・サイクル中に、バイト・イネーブル信号Ｐ
ＢＥのビット番号２に対応するデータのバイトがスレー
ブに転送される。

【０１０８】スレーブは再び、ＢＳ８上でロー信号で応
答する。したがって、生成装置１３２は表２に従って、
ＢＳＺ信号を活動化せずに線１３６上でＮＢＥ信号"１
１１１"を生成する。

【０１０９】この値は、ＰＢＥの値と共にＸＯＲゲート
１３８に入力される。したがって、ＸＯＲゲート１３８
は出力"００１０"を生成し、該出力はフィードバック線
１４８を介して、Ｌ＿ＢＶの現在の値と共にＯＲゲート
１４４に入力される。ＯＲゲート１４４は、"０１１１"
に等しい値をマルチプレクサ１０６の第３の入力に出力
することによって応答する。この値がＬ＿ＢＶの新しい
値になる。

【０１１０】検出器１１４は、Ｌ＿ＢＶの新しい値が連
続データであると判断し、ＮＣをイネーブルしない。し
たがって、Ｌ＿ＢＶの値は単に、ＯＲゲート１２６およ
び１２８の影響を受けず、ＰＢＥの新しい値として線１
２４上に送られる。次いで、ＰＢＥの現在の値、すなわ
ち"０１１１"に等しいバイト・イネーブル信号によって
データ転送を完了する第３のバス・サイクルがＳバス１
６上で生成される。

【０１１１】スレーブはＢＳ８を活動化することによっ
て応答する。しかし、生成装置１３２はＢＳＺ信号を活
動化せず、再び線１３６上でＮＢＥ用の値"１１１１"を
生成する。ＸＯＲゲート１３８およびＯＲゲート１４４
によって実行される論理演算の最終出力は現在"１１１
１"であり、マルチプレクサ１０６の第３の入力に入力
され、ラッチ・レジスタ１０４に出力される。したがっ
て、Ｌ＿ＢＶの値は"１１１１"になり、これによってＡ
ＮＤゲート１５２は、データ転送を終了するＷ＿ＤＯＮ
Ｅのハイ信号を生成する。

【０１１２】上述の例が読取りデータ転送であった場
合、ＰＢＥ用の同じバイト・イネーブル値がＳバス１６
上でのバス・サイクルに使用される。しかし、上述のよ
うに、これらの値は異なる方法で導かれる。これは、ハ
ードウェア１００中の書込み「論理経路」ではなく読取
り「論理経路」が使用されるからである。

【０１１３】まとめとして、本発明の構成に関して以下
の事項を開示する。

【０１１４】（１）中央演算処理装置と、前記中央演算
処理装置に接続されたシステム・バスと、周辺装置をそ
れ自体に接続するための周辺バスと、前記システム・バ
ス上で送信すべきデータ列が非連続データ列かどうかを
検出し、前記データ列が非連続データ列の場合、前記デ
ータを前記システム・バス上で送信する前に、前記デー
タ列を複数の連続データ列に変換しておく論理ネットワ
ークを有する、前記システム・バスを前記周辺バスに接
続するためのホスト・ブリッジとを備えることを特徴と
する情報処理システム。 （２）前記論理ネットワークが前記ホスト・ブリッジ内
のハードウェアであることを特徴とする、上記（１）に
記載の情報処理システム。 （３）前記論理ネットワークが、前記データ列を送受信
するシステム・バスに接続されたスレーブのビット・サ
イズに基づいて前記データ列用の複数のイネーブル信号
を生成する、生成装置を含むことを特徴とする、上記
（１）に記載の情報処理システム。 （４）前記論理ネットワークが、書込み転送時に前記デ
ータ列を前記複数の連続データ列に変換するための第１
の論理経路と、読取り転送時に前記データ列を前記複数
の連続データ列に変換するための第２の論理経路とを含
むことを特徴とする、上記（３）に記載の情報処理シス
テム。 （５）前記論理ネットワークが、前記第１の論理経路ま
たは前記第２の論理経路を選択するための少なくとも１
つのマルチプレクサを含むことを特徴とする、上記
（４）に記載の情報処システム。 （６）前記イネーブル信号が、書込み転送時には前記第
１の論理経路によって、かつ読取り転送時には前記第２
の論理経路によって、前記複数の連続データ列を得るよ
うに処理されることを特徴とする、上記（５）に記載の
情報処理システム。 （７）前記周辺バスがＰＣＩバスであることを特徴とす
る、上記（１）に記載の情報処理システム。 （８）前記周辺バスが多重化バスであることを特徴とす
る、上記（１）に記載の情報処理システム。 （９）前記周辺バスに接続された周辺装置が、前記シス
テム・バス上で前記データ列の前記送信を開始すること
を特徴とする、上記（１）に記載の情報処理システム。 （１０）複数の前記連続データ列がそれぞれ、前記連続
データ列と前記システム上のバス・サイクルが１対１で
対応するように前記システム上で連続的に送信されるこ
とを特徴とする、上記（１）に記載の情報処理システ
ム。 （１１）情報処理システムにおいて、周辺バスに接続さ
れた周辺装置とシステム・バスに接続された構成要素の
間で非連続データを転送する方法であって、中央演算処
理装置を提供するステップと、前記中央演算処理装置に
接続されたシステム・バスを提供するステップと、周辺
装置をそれ自体に接続するための周辺バスを提供するス
テップと、前記システム・バスを前記周辺バスに接続す
るステップと、前記システム・バス上で送信すべきデー
タ列が非連続データ列かどうかを検出するステップと、
前記データが非連続データの場合、前記データ列を複数
の連続データ列に変換するステップと、前記システム・
バス上で前記複数の前記連続データ列をそれぞれ送信す
るステップとを含むことを特徴とする方法。 （１２）前記連続データ列を送信または受信するシステ
ム・バスに接続されたスレーブのビット・サイズに基づ
いて前記連続データ列のそれぞれ用のイネーブル信号を
生成する追加ステップを含むことを特徴とする、上記
（１１）に記載の方法。 （１３）前記周辺バスがＰＣＩバスであることを特徴と
する、上記（１１）に記載の情報処理システム。 （１４）前記周辺バスが多重化バスであることを特徴と
する、上記（１１）に記載の情報処理システム。 （１５）情報処理システムにおいてシステム・バスを周
辺バスに接続するためのホスト・ブリッジであって、前
記システム・バスから前記周辺バスに、あるいは前記周
辺バスから前記システム・バスに転送すべきデータ列が
非連続データ列かどうかを判定するための検出器と、前
記データ列を複数の連続データ列に変換し、システム・
バスの連続サイクル中に前記システム・バス上で前記連
続データ列を送信するための論理ネットワークと、前記
データ列の転送でのスレーブである前記情報処理システ
ムの構成要素のビット・サイズに基づいて前記複数の連
続データ列のそれぞれ用のイネーブル信号を得るための
生成装置とを備えることを特徴とするホスト・ブリッ
ジ。 （１６）前記周辺バスがＰＣＩバスであることを特徴と
する、上記（１４）に記載のホスト・ブリッジ。 （１７）前記周辺バスが多重化バスであることを特徴と
する、上記（１４）に記載のホスト・ブリッジ。

【０１１５】

【発明の効果】したがって、情報処理システム中の異な
るバス・アーキテクチャの間で正確かつ完全な通信を提
供する方法および装置が提供される。

【図面の簡単な説明】

【図１】複数のバスを含む情報処理システムの概略図で
ある。

【図２】複数のバスを含む情報処理システムの概略図で
ある。

【図３】複数のバスを含む情報処理システムの概略図で
ある。

【図４】ＰＣＩバス上での２つの連続書込みサイクルの
タイミング図である。

【図５】ＰＣＩバス上での２つの連続読取りサイクルの
タイミング図である。

【図６】ホスト・ブリッジ内のバイト・イネーブル制御
ハードウェアの論理図である。

【符号の説明】

１６ Ｓバス ２０ ＰＣＩホスト・ブリッジ ２２ ＰＣＩバス ３４ ＣＰＵローカル・バス ４０ ＤＭＡ制御装置 ７２ グラフィクス制御装置 ８０ ＰＣＩ２次ブリッジ １００ ハードウェア １０２ ラッチ・レジスタ １０６ マルチプレクサ １１４ 検出器 １１６ 出力線 １２６ ＯＲゲート １３２ バイト・イネーブル生成装置 １３８ ２入力排他ＯＲゲート １４０ ２入力反転排他ＯＲゲート

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−91263（ＪＰ，Ａ) 特開 平５−12197（ＪＰ，Ａ) 特開 平５−128051（ＪＰ，Ａ)

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】中央演算処理装置と、 前記中央演算処理装置に接続されたシステム・バスと、 周辺装置をそれ自体に接続するための周辺バスと、 前記システム・バス上で送信すべきデータ列が非連続デ
   ータ列かどうかを検出し、前記データ列が非連続データ
   列の場合、前記データを前記システム・バス上で送信す
   る前に、前記データ列を複数の連続データ列に変換して
   おく論理ネットワークを有する、前記システム・バスを
   前記周辺バスに接続するためのホスト・ブリッジとを備
   えることを特徴とする情報処理システム。
2. 【請求項２】前記論理ネットワークが前記ホスト・ブリ
   ッジ内のハードウェアであることを特徴とする、請求項
   １に記載の情報処理システム。
3. 【請求項３】前記論理ネットワークが、前記データ列を
   送受信するシステム・バスに接続されたスレーブのビッ
   ト・サイズに基づいて前記データ列用の複数のイネーブ
   ル信号を生成する、生成装置を含むことを特徴とする、
   請求項１に記載の情報処理システム。
4. 【請求項４】前記論理ネットワークが、書込み転送時に
   前記データ列を前記複数の連続データ列に変換するため
   の第１の論理経路と、読取り転送時に前記データ列を前
   記複数の連続データ列に変換するための第２の論理経路
   とを含むことを特徴とする、請求項３に記載の情報処理
   システム。
5. 【請求項５】前記論理ネットワークが、前記第１の論理
   経路または前記第２の論理経路を選択するための少なく
   とも１つのマルチプレクサを含むことを特徴とする、請
   求項４に記載の情報処システム。
6. 【請求項６】前記イネーブル信号が、書込み転送時には
   前記第１の論理経路によって、かつ読取り転送時には前
   記第２の論理経路によって、前記複数の連続データ列を
   得るように処理されることを特徴とする、請求項５に記
   載の情報処理システム。
7. 【請求項７】前記周辺バスがＰＣＩバスであることを特
   徴とする、請求項１に記載の情報処理システム。
8. 【請求項８】前記周辺バスが多重化バスであることを特
   徴とする、請求項１に記載の情報処理システム。
9. 【請求項９】前記周辺バスに接続された周辺装置が、前
   記システム・バス上で前記データ列の前記送信を開始す
   ることを特徴とする、請求項１に記載の情報処理システ
   ム。
10. 【請求項１０】複数の前記連続データ列がそれぞれ、前
    記連続データ列と前記システム上のバス・サイクルが１
    対１で対応するように前記システム上で連続的に送信さ
    れることを特徴とする、請求項１に記載の情報処理シス
    テム。
11. 【請求項１１】情報処理システムにおいて、周辺バスに
    接続された周辺装置とシステム・バスに接続された構成
    要素の間で非連続データを転送する方法であって、 中央演算処理装置を提供するステップと、 前記中央演算処理装置に接続されたシステム・バスを提
    供するステップと、 周辺装置をそれ自体に接続するための周辺バスを提供す
    るステップと、 前記システム・バスを前記周辺バスに接続するステップ
    と、 前記システム・バス上で送信すべきデータ列が非連続デ
    ータ列かどうかを検出するステップと、 前記データが非連続データの場合、前記データ列を複数
    の連続データ列に変換するステップと、 前記システム・バス上で前記複数の前記連続データ列を
    それぞれ送信するステップとを含むことを特徴とする方
    法。
12. 【請求項１２】前記連続データ列を送信または受信する
    システム・バスに接続されたスレーブのビット・サイズ
    に基づいて前記連続データ列のそれぞれ用のイネーブル
    信号を生成する追加ステップを含むことを特徴とする、
    請求項１１に記載の方法。
13. 【請求項１３】前記周辺バスがＰＣＩバスであることを
    特徴とする、請求項１１に記載の方法。
14. 【請求項１４】前記周辺バスが多重化バスであることを
    特徴とする、請求項１１に記載の方法。
15. 【請求項１５】情報処理システムにおいてシステム・バ
    スを周辺バスに接続するためのホスト・ブリッジであっ
    て、 前記システム・バスから前記周辺バスに、あるいは前記
    周辺バスから前記システム・バスに転送すべきデータ列
    が非連続データ列かどうかを判定するための検出器と、 前記データ列を複数の連続データ列に変換し、システム
    ・バスの連続サイクル中に前記システム・バス上で前記
    連続データ列を送信するための論理ネットワークと、 前記データ列の転送でのスレーブである前記情報処理シ
    ステムの構成要素のビット・サイズに基づいて前記複数
    の連続データ列のそれぞれ用のイネーブル信号を得るた
    めの生成装置とを備えることを特徴とするホスト・ブリ
    ッジ。
16. 【請求項１６】前記周辺バスがＰＣＩバスであることを
    特徴とする、請求項１５に記載のホスト・ブリッジ。
17. 【請求項１７】前記周辺バスが多重化バスであることを
    特徴とする、請求項１５に記載のホスト・ブリッジ。