TW321743B - - Google Patents
Download PDFInfo
- Publication number
- TW321743B TW321743B TW083107411A TW83107411A TW321743B TW 321743 B TW321743 B TW 321743B TW 083107411 A TW083107411 A TW 083107411A TW 83107411 A TW83107411 A TW 83107411A TW 321743 B TW321743 B TW 321743B
- Authority
- TW
- Taiwan
- Prior art keywords
- data
- bus
- system bus
- bit
- patent application
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
- Radar Systems Or Details Thereof (AREA)
- Image Processing (AREA)
- Information Transfer Systems (AREA)
Description
^21743 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明(1 ) 相關之由譜案 >乂下於此涵蓋作為參考之美國專利申請案係假設為已完 全列出: 申請號08/068.477,申請日期1993年5月28曰,發明名稱 ”多匯流排電腦系统之直接記憶體存取(D Μ A)周期理輯”( 代理人文件編號BC9-93-010); 申請號08/069.253,申請曰期1 993年5月28曰,發明名稱 ”多匯流排電腦系統相關應用之仲裁理輯”(代理人文件編 號 BC9-93-011); 申請號08/070.1 34,申請曰期1 993年5月28曰,發明名稱 ”於一資訊處理系统中起動多匯流排網路之方法及装置”( 代理人文件編號BC9-93-012); 申請號08/Qfia.2.^Q,申請日期1 9 93年5月28曰,發明名稱 ”於多匯流排電腦系统中周邊匯流排之錯誤獲取邏輯”(代 理人文件編號BC9-93-025); 申請號08/068 . 882,申請日期1993年5月28曰,發明名稱 ”於一具有多工匯流排之資訊處理系統中提供緊接之資料 轉移之方法與裝置”(更編為代理人文件編號BC9-9 3-0 26 ) ;及 申請號08/078.877 申請日期1993年5月28日,發明名稱 為”使一糸統匯流排與周邊匯流排之間資料轉移最佳化的 多匯流排資訊處理系統之匯流排對匯流排橋”(更編為代理 人文件編號BC9-93-031)。 發明領域 /請先閲讀背面之注意事項再填寫本頁) 裝.
、-IT 線 -4- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 3^1743 經濟部中央標準局員工消費合作社印製 Μ Β7五、發明説明(2 ) 本發明一般係關於資訊處理系統且更特別係關於一用於 確定在一資訊處理系统中連结至兩不同匯流排結構的元件 及周邊装置間之資料通訊在當通訊係從一適應一匯流排结 構之裝置或元件至適應一不同匯流排结構之装置或元件時 可完全並精確。 發明背景 一般而言資訊處理系統通常具有其主要裝置元件,一中 央處理單元(CPU) |此中央處理單元指導系統中之所有通 訊,且編排所有指令Μ由此資訊處理糸統執行丨資訊處理 系统通常也具有一網路或多個網路之S體連接裝置,稱為 匯流排。這些網路連结CPU至任何數目的周邊裝置及元件 Μ使CPU可與周邊装置及元件通訊。 一種被用於資訊處理系統中之匯流排為C P U區域匯流排 。也是一種系统匯流排,此C P U區域匯流排特別設計成直 接連接CPU至資訊處理糸统之主要裝置元件,如系統記憶 體及記憶體控制器。CPU區域匯流排是一種高性能之匯流 排,此意指其可在CPU及連接至此匯流排之其他元件之間 Μ高速執行資料轉移且可同時處理眾多之資料轉移。另一 種出現在資訊處理系統中之匯流排為周邊匯流排。周邊匯 流排被設計成連结周邊裝置,如输入/输出装置(I/O)及 圖形姐件,至此資訊處理系統。周邊匯流排通常經由一連 结周邊匯流排及CPU區域匯流排之主橋而連结CPU及此資 訊處理系統之其餘中央元件。 每一種匯流排具有一组不同之標準通信協定或法則可用 /請先鬩讀背面之注意事項再填寫本頁) 裝·
'1T 線 -5- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) 經濟部中央標準局負工消費合作社印袋 A7 -___ 五、發明説明(3 ) 以指導連结至此匯流排之不同裝置或元件間資枓之轉移。 這些通信協定被設計在匯流排之中且稱為此匯流排之,,结 構”。包含一種類型之匯流排结構之多種通信協定為此匯 流排所認定之資料串之位元長度,不同的信號與他們在低 或高時是否被起動,在此匯流排上之資料是否在一線上被 多工化或在許多線上平行轉输,或者特定型態之資料無法 被接受且造成此資訊處理系统功能異常或,,碰撞,,(crash) 〇 CPU區域匯流排及周邊匯流排之匯流排结構通常是不同 的。當資料必須在連结至周邊匯流排之一周邊装置及此 CPU或連结至此CPU區域匯流排之另一元件之間轉移時不 同的结構引起了通訊上的問題。既然不同的匯流排结構包 含於此一資料轉移中,則從第一匯流排结構轉移之資料則 無法為一可為第二匯流排结構所使用或理解之形式。 因此,需要一裝置及方法以轉譯由一匯流排结構轉移至 另一種之資料。被用來轉譯在兩種不同匯流排结構間轉移 之硬體及理輯通常包含在兩不同匯流排被連结之橋之中。 依此,連结一 CPU區域匯流排及一周邊匯流排之主橋必 須包含轉譯在兩匯流排間之通訊且確保資料在兩匯流排間 可被理解地轉譯之理輯及硬體。 在CPU區域匯流排及周邊匯流排之間的一差別為各別匯 流排對於被傳送於他們之上的非連續資料之反應。非連續 資料包括由未被起動之資料的一位元姐成多位元姐所分離 之起動資料之位元姐。未起動或不起動之資料就是在特定 -6 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) ------------^------,玎------^ ί請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 芎3 3 10 了 4 1 1號專甲j曱請案 A7 =卞說玥喜锪卩芦)πτ - Β7 一 五、發明説明() 之資料轉移期間無法被理解且應該忽珞並不轉移之資枓:· 一些連结至這些周邊匯流排之周邊匯流排及装置型態可轉 移非連續資料商不會有功能異常之情形,相對的,在一 CPU區域匯流排上之非連續資料之潯送可能引起資訊處理 糸统碰撞(c r a s h )或嚴重地功能異常: 在周邊匯流排结搆及CPU區域匯流痱结搆間之另一不同 為當周邊匯流排被限制在一標準位元長度以作為資料傳送 時C P U區域匯流排可Μ不同之位元長度可理解地傳送資料 :因而,C P U區域匯流排與設計成Μ多種位元長度傳送並 接收資料之元伴相容:例如,一僅能傳送及接收八位元長 之貸料串的元件當連结至一 CPU區域匯流排時可傳送並接 收資科:相同地,一 16位元或32位元之元件也可使用區域 匯流排作為資料之轉移:CPU區域匯流排適應多種位元長 度之能力稱為動態取匯流排尺寸。 招對地,一周邊匯流排可限_在傳送漂準位元長度之資 钭串 > 如3 2位元。因此,一連结至僅能Μ不同於標準位元 長度之Ξ元長度(其ί糸在一持定之周邊匯流排上作傳送資 抖的位元長度),轉移並接收資料之C Ρ ϋ區域匯流排上元 件無法與連结至周邊匯流排之周邊裝置通訊而沒有某種型 態之中介資料轉譯。 因此,本發明之一目的在於提供一方法、装置以決定在 C P U區域匯流排上傳送之資料是否為非連續的,如果是, Μ達缜資料取代該非連績資抖以確保CPU區域匯流排不會 功能異常。 本纸張尺度適用中國國家標準(CNS ) A4規格(力0又297公釐) (請先閱讀背面之注意事項再填寫本頁)
321 白 說明喜言: A7 B7 五、發明説明() 本發明之另一目的是 至一周邊s流排之装置 -S /4f -J— ¢4- t疋供一yj it^ 輿一連结至 計成在周邊 泣元長度之 本發明之又另一巨的是提供這些 S含一連结C P U區域匯流排至周邊 間轉移之資料,其乃設 準位元長度之資料之一 及裝置以轉譯在一連结 CPU區域 匯流排.结 資料 方法爻装 匯流排之 匯流排之元件 構中有躬於標 置,於硬fl中 主橋: 發明E述 皎揀本發明, 之主橋中之硬體 傳送之資料是否 非達缜資料K確 明之硬體也轉譯 禺邊Μ流排與允 移之資料: 在連结 、崎 *β -Vr+- Si辑被 為非連 CPU區域匯流排至一周邊1流排 提供以決定在一CPU 續,如是是,則K連 保C P U區域1流排.不會功能 在一由其结構限制在標準畏 許動態取匯流排尺寸之區域 區域匯流排上 續資料取代該 異常:而本發 度之資料串的 歷流排之間轉 (請先閲讀背面之注意事項再填寫本頁) 画 為 圖示之簡述 具有多匯流排之資訊處理系统之槪要圖示 圖2為一在一 PCI匯流排上兩連清寫入周期之時序圔; 圖3為一在一 P C I匯流排上兩連續讀取周期之時序園; 圖4 A - 4 B .為一在一主橋中位元组敌動控制硬體之涇輯圖 經濟部中央標準局員工消費合作社印製 圖 照 參 在 現 述- 描 细 詳 之 例 拖 賁 體 具 佳 較 流 匯 雙 於 示 常 通 ο 1--1 统 糸 理 處 訊 資 經 装 12要 合及主 複141 II置由 憶装經 記213 alh* sfli g £统1) la·'c i-&JTp 提—· i .快排结 , 流連 器匯件 理 S 元 處至邊 一 结周 丨連置 (116装 , 排要 含流主 包匯 一 8 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(6 ) 置PCI匯流排22連接至S匯流排元件之一、一主要裝置 PCI主橋20。示於圖1之處理器、快捷記憶體及記憶體複 合12、S匯流排装置14、主要裝置PC I元件18、及其他元 件之詳细描述將於往後提出。 處理器、快捷記憶體及記憶體複合12包含一中央處理器 (CPU) 24、一自我測試電路26、一記憶體控制器28、一 CPU快捷記憶體30及基礎系統記憶體32。在較佳具體實胞 例中之CPU 24是一可由英代爾公司獲得之32位元之微處理 器。在商業設計i 486TM之下,雖然系統10可由使用其他類 型之CPUs而實拖,特別是)c86型態之微處理器。自我測試 雷路26提供CPU 24在加電源時之内建自我測試(BIST)特性 。自我測試電路亦控制任何可提供於每一 S匯流排裝置 14内之自我测試特性。 CPU 24由一CPU區域匯瑪排34連结至自我測試電路26及 記憶體控制器28。記憶體控制器28藉由一基礎記憶體匯流 排36連结至基礎系统記憶體32。記憶體控制器28透過基礎 系統記憶體匯流排36控制至基礎系統記憶體32之讀寫操作 ,此操作由透過CPU區域匯流排34之CPU 24,或透過S匯 流排16之一 S匯流排裝裝置14所起始。因為記憶體控制器 具有處理於兩匯流排上之操作,透過基礎系统記憶體匯流 排36及CPU區域匯流排34上之操作可被同時處理。CPD區 域匯流排34,基礎系統記憶體匯流排36,及S匯流排為 32位元之匯流排,此匯流排中之每一個包含資料、位址及 控制資訊路徑,為這樣的匯流排之典範。 -9- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ---------!裝-- /請先聞讀背面之注意事項再填寫本頁) 訂 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(7 ) 棊礎系统記憶體32提供系統廣大之儲存能力且可包含非 插入或插入之記憶卡。CPU快捷記憶體30允許被包含在基 礎系统記憶體32或位元系統1〇中其他處之擴充記憶體中之 資訊短暫之儲存。例如,這樣之擴充記憶體可位於此系統 中之週邊連接I/O裝置上。CPU快捷記憶體30结合被用Μ 哲時儲存基礎系统記憶體32之位址位置’此基礎系統記憶 體32經常為CPU 24所存取。CPU 24直接存取儲存在CPU快 捷記憶體30中之資訊,而存取儲存在基礎系统記憶體32中 之資訊必須由記憶體控制器28所處理。 所有對基礎系統記憶體32之存取均經由基礎系统記憶體 匯流排36而為記憶體控制器28所控制。記憶體控制器起始 系统記憶體周期至基礎系统記憶體32,在此周期中’ CPU 24或S匯流排裝置14中之一個經由記憶體控制器28存取基 礎系統記憶體。在指向其之一記憶體周期期間’記憶體控 制器28響應於記憶體周期。然而,如果記憶體周期並非指 向記憶體控制器28,則資訊於S匯流排16上通過。如果記 憶體控制器28決定其正處理的操作為一 I/O周期,則記憶 體控制器於S匯流排16上傳遞資訊Μ由一 S匯流排裝置所 存取。如果I/O周期為一 S匯流排装置所預定,此適當之 S匯流排裝置響應一解碼指令至此記憶體控制器。如果 I/O操作為一主要装置PCI裝置18所預定,則PCI主橋 20響應一解碼指令至記憶體控制器且通過I/O周期至此適 當之主P C I裝置。 一系統時鐘脈衝模姐38提供一單一時鐘脈衝訊號予S匯 -10- 本紙張尺度適用中國國家標準(〇阳)六4^格(210父297公釐) 【請先閱讀背面之注意事項再填寫本頁) •裝· 訂 線 經濟部中央標準局員工消費合作社印製
S2^4S A7 B7 五、發明説明(8) 流排裝置14,及一對時鐘脈衝訊號予CPU 24。於較佳具體 宵拖例中,時鐘脈衝訊號M33 MHz提供S匯流排操作。兩 提供予CPU 24之訊號分別為33 MHz及66 MHz。CPU 24需要 兩時鐘脈衝訊號,因為其內部以66 MHz操作,但Μ 33 MHz透過CPU區域匯流排34而通訊。 在處理器,快捷記憶體及記憶體複合12與S匯流排之間 的通訊係由記憶體控制器28透過32位元之S匯流排16而處 理。且連接至S匯流排,如示於圖1之較佳具體實施例, 為一直接記憶體存取(D Μ A )控制器40,一系統仲裁控制點 (SACP) 42 ,一输人 / 蝓出(I/O)控制器 44,一 PCMCIA 控 制器46,及一功率處理控制器48。一可選擇之功率處理控 制器50在如果需要更多之混雜功率處理控制時可被連接至 功率處理控制器49。一緩衝器52被提供在S匯流排16上介 於DMA控制器40及I/O控制器44之間。如圖1所示*無論 如何,在所示那些Μ外,其他S匯流排装置14可連接至S 匯流排16乃是可預期的。 PCMCIA控制器46直接連接至PCMCIA卡之槽54上。周邊 I/O裝置56可藉由緩衝器58連结至PCMCIA卡之槽54上。周 邊I/O裝置56為I/O控制器44所控制。連接至I/O控制器 的是一一日之時間(time-of-day)之時鐘脈衝60及一隨機 存取記憶體(RAM)模组62。I/O控制器44支援多種埠,包 括一滑鼠埠64,串列埠66,一周邊埠68,及一鍵盤埠70。 除了支援S匯流排1 6上之S匯流排裝置1 4M外’系統 10亦支援一第二高速、高帶寬之匯流排,此匯流排在較佳 -11- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I---------.夢------、訂------4 I請先閱讀背面之注意事項再填寫本頁) 五、發明説明(9 具贈實 的匯流 睡流排 移,可 份上可 高速匯 流排裝 實上, 需要經 腌例中 排结構 ,此意 高至每 達到這 流排, 置14與 幾種高 由一像 A7 B7 為主P C I匯流排 ,稱為PC I 。主 指其在一相當短 經濟部中央樣準局員工消費合作社印製 匯流排之系統 此外,P C I ^ κ1u e logic) 之膠黏埵輯基 衢器或安排於 主P C I匯流 旦透過此PC I PCI匯流排上 分成4個各包 由此PCI匯 工化。篆工化 相對於其他匯 之需求量。在 間,而搮準之 因此,因為訊 秒120 樣高水 如S匯 主PCI 整合性 PCI匯 匯流排 匯流排 K操作 本上包 周邊装 排22在 匯流排 之,3 2位 含有8 流排所 可省去 流排结 PCI匯 非多工 號數降 百萬位元 準之性能 流排1 4, 装置18之 之裝置之 流排22之 〇 结構不需 連结至其 含多種之 置與此匯 33 MHz的 傳送之資 元資料串 位元資料 承載之位 分開位址 構降低了 流排结構 化匯流排 低,支援 22。PCI匯流排22包含一新 PCI匯流排22為一高性能之 的時間内表現優異之資料轉 组之資料。P C I匯流排在部 ,因為其可直接連至其他之 因此可在CPU 24或其他S匯 間提供快速之資料轉移•事 操作·如特定之圖形封裝, 高性能匯流排直接連至如S 要任何之"膠黏理輯” 上之周邊装置。其他匯流排 硬體元件,如一解碼器、緩 鎖存器。 衝訊號上操作, 料串為32位元長。一在此 稱為一雙字元(DW或D),其 之位元姐。 址及資料資訊在一訊號上多 及資料線之需要,換言之, 在一 PCI匯流排環境中訊號 中訊號之需求數在45-47之 基本上需要此數目之兩倍。 —装置連至此PCI匯流排之 流排之間之 同步時鐘脈 -12 — 本紙張尺度適用中國國家標準(CNS ) Α4規格(710X297公釐) ί請先閱讀背面之注意事項再填寫本頁) 柒· 、va
五、發明説明(1〇 ) &的敝目亦減低一相對数量。PCI结構因此特別適用於高 積聘之桌上型電腦系统。 PCI匯流排结構更詳细之姐構及操作之描述在1992年6 月22曰出版之”周邊元件互連(PCI)修訂版1.0” ; 1992年 ^月1日出版之"初级PCI系统設計指導”修訂版0.6 ; 1992年11月6日出版之”周邊元件互連(pci)擴充板/連結 器附加物”,起草版,1993年4月30日出版之”周邊元件 内連(PCI)條訂2.0版”,K上這些均是由PCI特別事業 群(PCI Special InterestGroup”所出版,其參考内容合 併於此如同其已充分掲示。 在系统10中之主PCI裝置18透過主PCI匯流排22互相通 主PCI裝置藉由PCI主橋20與CPU快捷記憶體及記憶 體複合12及其他位於s匯流排16上之S睡流排装置14通訊 *其本身即為一位於S匯流排上之S匯流排裝置。P C I主 橋2 0,作為一s匯流排1 6及主P C I匯流排2 2之間的介面並 胃供在這兩匯流排及任何位於這些匯流排上之周邊裝置之 間的通訊裝置。 PCI主橋20是一低潛在性之内連機構,經由它,CPU 24或其他S匯流排装置14可直接存取主PCI裝置18或連接 其上之裝置。橋20亦提供一高性能路徑可使主PCI裝置或 連接其上之裝置迅速且直接存取基礎条统記憶體32。此外 *主橋20提供所有存S匯流排16及主PCI匯流排22之間的 介面所需之硬體,因而資料可在這些匯流排之間轉移。 主PCI匯流排能夠支援多種PCI相容之装置。如圖1所 -13- 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) ---------私衣------1T------L.iK {請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央棣準局員工消費合作社印製 A7 B7 五、發明説明(11 ) 示,這些装置可包括一圖形控制器72,一串列之SCSI (小 型電腦系统介面控制器74 ’ —未來PCMCIA控制器76’ 一標 準匯流排(即ISA或微通道® (”MC-A”))橋78 ’及一 PCI第 二橋80。這些裝置示於圖1而連接至主PCI匯流排’然而 ,僅是苜施PCI匯流排结構之一例子且揭不之構造並不限 制本發明之任何方面。 圖形控制器72基本上以VRAM 82之形式而具記憶能力 ,VRAM 82使圖形控制器於其處媛銜視頻框,且控制任何 習知之可由PCI匯流排结構所支援之圖形封裝。SCSI控制 器74作為連接至SCSI匯流排86之SCSI裝置8 4與主PCI匯流 排22之間的介面,且可控制任何由PCI匯流排结構支援之 SCSI裝置。未來PCMCIA控制器76被連接且控制卡槽88° 標準匯流排橋78作為連接至一標準(即MC-A或ISA)匯流 排92之I/O裝置90及主PCI匯流排22之間的介面。一標準 匯流排橋78之MC-A版的结構乃是Μ下讓與IBM公司之審査 中之申請案的主題: 第二PCI裝置94經由第二PCI匯流排96被連结至PCI橋 80。任何數量之未確認的第二PCI裝置94可連结至第二 PCT匯流排96。PCI橋80作為任何數量之連接至第二PCI 匯流排96之PCI装置94與主PCI匯流排22之間的介面。 任何數量之與PCI匯流排结構相容之周邊装置可排列在 沒有其他PCI匯流排出現於整個電腦糸统中之主PCI匯 流排22上;或者任何數量之PCI周邊裝置可連接至具有任 何數量之第二PCI匯流排之主PCI匯流排*除了 PCI匯流 -14- 本紙張尺度適用中國國家標準(CNS ) A4規格('210X297公釐) 裝 訂 ^ ,(請先閱讀背面之注意事項再填寫本頁) 笔ί 3 : C 了 4 Μ號專1¾ 3請察 五、發明説明() (請先閱讀背面之注意事項再填寫本頁) 排9 6外,經由相同數量之分開的、各別的P C I橋連接至主 P C I匯流排2 2 :每一第二P C I匯流排亦可具有任何數量之 迓由PCI橋而運接至它的額外PCI Μ流排且這些”第三” P C I匯流排可具有其使之以多種结合連接至ί也們的P C I匯 流排。相同地,每一 PCI匯流排可具有任何數量之達接至 它的PCI装置:每一在兩PCI匯流排之間的連结必須涇甴 一相等於橋8 0之P C I橋。 甚者,多個相等於P C I主橋2 ρ的橋可被S匯流排1 6所驅 動:這些主橋中之每一個可具有以糸统10之設計者所要之 丨壬伺排列而連结至他們的任何數量之pci匯流排,橋a装 置:因辻•糸统10中包含PCI匯流排结構的部份可包含Μ 多種相等或有諧層结合丽排列的多匯流排及PCI冏邊裝置 ί參考往凌之PCI網路 此外* 一資訊窀理系统1 0之替代组構省去了 S匯流排Μ 致主橋20直接地連结主PCI匯流排22至CPU區域匯流排 34。在這樣的组構中,任何之S匯流排装置14可直接連结 至C P U區域匯流排3 4 :既然S匯流排1 6與C P U區域匯流排 3 4使用枵當之结構操作*則如以下所述,本發明如述於圖 經濟部中央標準局員工消費合作社印製 相 有 具 中 例 拖 茛 塁 *月 具 代 替 此 於 -PK 樣 I 中 例 施 實 詈 £wn.< 具。 佳能 較功 之之 寫 = 之圖 績序 連時 兩之 在置 號装 '訊邊 排周 流之 歴22 ΙΡΓ 1 与 PC流 種匯 多 I 為PC 示主 所至 ’ 接 2 連 圖一 考對 #期 現周 入 何圖 任於 或示 8 7 » 橋地 排同 流相 0 〇 準置 標装 、 邊 72周 器之 制動 控 0 形排 圔流 是匯 以 I I C 可 P 置 I 裝從 邊可 周他 此其
Ns c 隼 標 家 國 國 一中 用 適 度 尺 張 紙 I^ 一釐 公 一297 經濟部中央標準局員工消費合作社印製 第331〇7411號專到申請察 士 1T銳明書盗卩言iSFi年?月)D,一 B7 ^ 五、發明説明() 2之寫入周期基本上為p c I m流排寫入周期且對於主ρ c I 匯流排2 2並非唯一的:他們可以是在第二P C I Μ流排9 6上 之寫入周期或P C I網路中之任何其他P C I匯流排: 時鐘脈衝訊號(C L 0 C Κ )提供所有在P C I绢路上之時序= C L 0 C Κ是每一 P C I装置反所有P C I _之一翰人:C L 0 C Κ是 同步的,意指所有在PCI结構中之通信訊號具有至少一時 鐘脈衝之期間且任何指令或資料轉移透過此至少一時鐘脈 衝而執行。在圖2中之訊號為_直之長垂分成涸.則之"時 鐘脈衝"。每一長直線代表一時鐘脈衝期間之開姶k前一 涸時鐘脈衝期間之结束=在每一條線上之訊號Μ取樣或在 時鐘脈衝訊號之上升邊緣具有他們有效之意義。 框訊號(FRAME)被任何PCI橋或連结至PCI匯流排之周 邊装S使甩以表示其正起始一通訊周期,或一存取,至另 一 P C I橋或連结至此匯流排之周邊裝置。正起始一存取之 周邊装置或P C I橋稱為”主要裝置_‘ :存取所指向之裝置或 元件稱為”從屬装置"。在P C I匯流排结構中,許多訊號當 化們被一較高電位驅動至一較低電位或§1動為"低”時會變 為致能或被起動:F R A Μ E即是那些訊號中之一:因此,如 示於時鐘脈衝2號,當一”主要装置動F R A Μ Ε為低時, 一主要裝置正對一從覊装置表示其正起動一存取。 此起始準備訊號(I R D Υ )當它是低時亦被\起動且當此主要 装置已準備予一資料轉移開始時即表示。因此,此主要装 置韬動I R D Υ為低在當其準餚在一讀取周期接受資料或在寫 入周期轉移資料至此從屬装置時。 本紙張尺度適用中國國家標準(CNS ) Α4規格_( 2#Χ2_97公釐) (請先閱讀背面之注意事項再填寫本頁)
經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明() 目標準備訊號在當一從臑装置已準備好予一資料轉移開 始時起動為低且表示。因此,此從臑裝置在當其已準備在 一寫人周期從此主要裝置接受資料或在一讀取周期轉移資 料至主要裝置時驅動TRDY為低。 位址/資料訊號(AD)在一線上載運資料轉移被設定目標 之暫存器的位址及要被轉移多工化之資料。位址資訊當其 聲明為FRAME時在一位址相位期間由此主要裝置所驅動於 A D上。在位址相位之後之一資料相位期間,依據此存取是 否個別為一寫人周期或一讓取周期,主要装置或從鼷装置 ,將提供其後在AD線上被驅動之資料。位址相位具有一時 鐮脈衝之期間,且資料相位至少為一時鐘脈衝,但假如資 料轉移為一猝發之轉移或TRDY之從靨裝置的轚明被延遲時 可超過一時鐘脈衝。 指令/位元姐致能訊號(C / B E )提供P C I匯流排指令及一 位元姐之於一線上多工化之致能訊號。一匯流排指令在當 其轚明為FRAME且在AD上之位址相位期間由此主要裝置所 轚明。 匯流排指令依據此主要裝置所起始之存取為何種型式可 為一讀取或書寫指令。 在資料於AD上轉移期間位元姐致能訊號出現在C/BE上。 位元姐致能訊號被包含在具有識別數目0至3之四個位元 中。當所有這些四個位元被起動為低(二進位值為〇)時, 他們表示所有四位元組或被轉移在AD上之32位元之資料在 轉移期間被致能且應被寫入。當此四位元中有一為高(二 -17- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) I----------裝-- ί請先閱讀背面之注意事項再填寫本頁) 訂 321743 A7 經濟部中央標準局員工消費合作社印製 B7五、發明説明(15 ) 進位’值為1 )時,正在P C I匯流排轉移之四位元姐資料之一 位元組被去能。 在圖2中之取樣寫入操作期間之多種PCI匯流排訊號之 功能如下: 在第二時鐘哌衝期間,一主要裝置驅動FRAME為低,此 意指著此主要装置正起始一存取至一從屬裝置。IRDY及 TRDY在第二時鐘脈衝期間為一迴轉周期。 於此時,此主要装置提供於此從龎裝置中暫存器之位址 ,至此,此存取於AD線上被設定目標。同時地,一寫入指 令於C / B E線上由此主要装置所產生。 至第三時鐘哌衝* FRAME被去除轚明,此意指存取已準 備要完成了。此主要装置現已獲對IRDY線之控制且驅動其 為低,表示此主要装置已準備轉移資料至此從靨裝置。此 從臑裝置亦獲得對TRDY線之控制且起動其為低,表示其已 將位址資訊解碼為其內部之一暫存器之位址且準備接收此 暫存器内之資料。因此,在第三時鐘脈衝上,資料於其解 碼暫存器内在AD線上從此主要装置轉移至從羼装置。 在此位址相位之後,當此資料相位開始,此主要裝置在 C / B E線上轚明此位元組致能訊號表示此資料是否被致能。 假如四位元中有一或更多位元為高,則AD線上資料之對應 之位元姐不被致能。 在第五時鐘脈衝,時序圖重覆其本身既然另一寫人周期 已被起始。這第二寫入周期可由相同之主要裝置或一不同 之主要装置所起始。相同地,寫入周期之目標可是相同之 ,(請先閱讀背面之注意事項再填寫本頁) -裝- 訂 4 -18- 本紙張A度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局員工消費合作社印製 ^1743 A7 B7 五、發明説明(Μ ) 從矚装置或一完全不同之從鼷装置。 為減少在多個連结至P C I匯流排之裝置之間爭論的危險 ,在第二寫入周期起始之前,每一線穿過一迴轉周期。對 於迴轉周期及爭論之完整解釋,請看現在同時提出申請且 讓予IBM公司之審査中的申請,名稱為”於一具有多工匯 流排之資訊處理条统中提供緊接之資料轉移之方法與裝置 ’’ 〇 現在特別參看圖3 ,所示為一讀取周期及另一讀取周期 開始之時序圖。在時鐘脈衝2號期間,此主要裝置轚明 FRAME為低。既然這是一單一之資料相位轉移,則在時鐘 脈衝2號時間,FRAME僅維持一時鐘脈衝訊號。位址資訊 亦由此主要裝置所提供於A D上且在時鐘脈衝2號期間一讀 取指令被傳送於C/BE線上。 於第三時鐘脈衝序列中,AD線必須進入一迴轉周期因為 此從屬装置必須於第四時鐘脈衝訊號期間控制A D線Μ提供 此主要裝置已請求讀取之資料。這個迴轉周期對於減少於 A D線上此主要裝置與從靨装置之間的爭論乃是必需的。於 時鐘哌衝取樣時,此主要装置聲明IRDY為低,乃是準備讀 取此請求之資料。於第三時鐘脈衝訊號期間,此主要裝置 亦於C/BE線上聲明位元组致能訊號。 於第四時鐘脈衝訊號期間,此從羼裝置於AD線上提供資 料並聲明TRDY。位元姐致能仍然由此PCI主要裝置於 C/BE線上漀明。既然IRDY訊號於第四時鐘哌衝中保持為低 ,將被讁取的資料自從屬裝置轉移至主要装置。 -19- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) ί請先閱讀背面之注意事項再填寫本頁) 裝- 訂 經濟部中央標準局員工消費合作社印製 笔;3 1 Ο 7 4 i 1號專利ΐ請案
二卞銳玥害殇卩百(86年2写) AL B7 五、發明説明() 當一連结至一 PCI g流排之主要装置需要執行指至一連 结至一CPU區域匯流排或一条統匯流排之元俘或裝置之資 钭轉移時,例知一DMA控制器或糸统記億體,兩步猓程序 必須使用:在第一步驟期間,連结PCI匯流排至CPU區域 匯流排或糸統m流排之主橋就p c I匯流排上資料之轉移而 其洚為一從屬装置=對於第二步驟,無論是什麽洌子•在 c?u區域匯流排或糸统匯流排上主橋對於一謅取或寫入周 期戎為一主要装置•及被設定為資料轉移之目標的装置或 元件對於此特別之資料轉換為一 CPU區域匯流排或糸统匯 流排上之一從屬装置。 _如,如果圖形控制器72為DMA控制器4C設定目標一寫 人周期,則P C I主橋2 0成為於主P C I匯流排2 2上一寫入周 期之一從屬装置:於寫入周期將被寫入之資料被轉移至主 橋2 0 :主撟2 0荽成S匯流排1 6上寫入周期之主要装置而以 DMA控制器40作為寫入周期之從屬装置或目標。然後於S 匯流排1 δ上,寫入周期,資料從主橋2 0轉移至D Μ A控制器 40 =讀取周期以相同之兩步猱程序操作,其中主橋20 P C I匯流排2 2上為一讀取周期之從屬裝置,且然後於S匯 流排1 6上為一讀取周期之主要裝置以完成從S匯流排1 (5回 至P C I匯流排2 2之資料轉移。 甚者,如果S匯流排1 6上之一主要裝置-起始一資枓轉移 至一 PCI匯流排22上之装置,其必首先使用主橋20作為一 從麗裝置。然後主橋2 0成為P C I匯流排2 2上資料轉移之主 要装置。 本纸伕尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) I--------^丨裝------訂-----『線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作杜印製 $公卞71|3 107411號專钙曱請赛 中节幹明喜窃7FW(35定?月’! B7 五、發明説明() 於P C I網路中在連结至P C I橋80之下的P C I匯流排裝置 與連结至C Ρ ϋ區域匯流排3 4或S匯流排1 6的元件之間之資 料轉移必須藉由實筢往返連结至網路之PCI橋的連續資料 轉移直至資料终於轉移至主橋2 0而完成。一旦P C I橋8 0具 有要轉移之資料,如果此持定之轉移是一寫入周欺,則Μ 上所提之二步驟程序被罔來完成資料之轉移| P C I橋S 0作 為P C I匯流排2 2上之一主要装置且主橋2 0作為P C I匯流排 2 2上之一從覉裝置及S匯流排1 δ上之一主要裝置: 在S匯流排1 (5與P C I匯流排2 2之間的資料轉移必須以二 步猱程序完成,因為他們具有不同之匯流排结構。C Ρ ϋ區 域匯流排3 4與S匯流排1 6的匯流排结搆是相同的:於C P U 區域匯流排3 4與S匯流排1 6之匯流排结溝中,資料與泣址 資訊並未如於P C I匯流排结構中地被多工化;他們於涸別 之線上傳送。在這些線上之資料及位址資訊串為3 2位元之 長度c C P ij區域匯流排结構確實具有一位元组致能線,此線實 拖與P C I匯流排结構中位元组致能訊號相同的功能=因此 ,C P U區域匯流排结構中之位元组致能訊號在長度上是四 位元且表示資料線上一特殊位元姐之資枓是否被致能: C P U區域匯流排3 4與S匯流排1 6使用來自P C I匯流排之 時鐘脈衝訊號作為一時序訊號。每一在C 區域匯流排 3 4與S匯流排1 6上之時序訊號之期間作為一匯流排周期。 不像PCI匯流排结構,CPU區域匯流排34及S匯流排 1 3之資料與位址資訊是在各別之線上傳送:·因此| 一旦至 本紙伕尺度適用中國國家標準(CNS ) A4規格(hi〇X 297公釐) I--------^丨裝------訂-----γ瘃 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 Μ 3 3 1 Ο 7 4 11號專利申請蔡 Α7 =卞銳玥喜炫7Ρ百(Μ年? 3 i π_ _ _ -- Β7 一 五、發明説明() 在一資料轉移中孩設定為目標之從屬装置響應於位址埭上 傳瑜位址,此CPSJ區域匯流排上之資料轉移可於一匯流排 周期内完成。在一數個3 2位元之資料串至連續位址之猝發 轉移期間,一旦此從屬装置響應第一轉移,則每一画隨後 之轉移可於一單一匯流排周期内完成在一資料轉移期間 ,此主要裝置在CPU區域匯流排上產生位元组致能訊號。 參考圖2 ,如果描述於時鐘脈衝2號至4號之寫入周期 最终因一達结至匯流排1 6之裝置而被設定目標,主橋2 0即 為P C I寫入周期被指向之從_装置。因而,主橋2 0藉由響 懸於第二時鐘派衝内傳送之位址而於其闪部暫存器之一中 接受於第三時鐘願衝中傳送之資料:這画泣址亦被儲存於 其R部暫存器之一中= 然後,一旦其獲得對S匯流排16之控制,主橋2 0,如一 主要装置一樣,於S匯流排1 6上產生一寫入周期。於第一 匯流排周期期間,主橋2 0轉移與其於P C I寫入周期時所接 收之相同的位址資料與位元致能訊號至S匯流排1 6上他們 各別之線上。適當之響應於此位址資訊及資枓之從藺装置 於此響應之後之下一匯流排期間於此位址線上被轉移。 在一讀取或寫入周期期間P C I匯流排上之資料可為非連 瀆的。非連續資料乃是當於一 32位元之資料串内二或更多 之致能資料位元组為一位元组或許多位元‘组之未致能的資 料所分開。位元组致能訊號之四涸位元表示資料是否被去 致能,因此,為非連續。下面之圖表,示為表一,顯出四個 位元組致能位元之每一可能的二進位结合及是否每一结合 本紙伕尺度適用中國國家標準(CNS ) A4規1( k3x297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 A7 7 Β 五、發明説明(2〇 ) 表示非速薄資料: 表 1. 姐元组致能 0000 0001 0010 0011 0100 0101 0110 非連鑄的 否 否 是 否 是 是 是 表 1(譆) 0111 1000 1001 1010 1011 1100 1101 1110 否 否 是 否 否 否 否 批衣-- (請先閱讀背面之注意事項再填寫本頁) C P 1丨區域匯流排3 4及S匯流排1 6之结構於一單一之資料 轉移中無法轉移非連續之資料而不引起資訊處理系統中之 功能異常。因此,在主橋20能從PC I匯流排轉移資料至S 匯流排1 6上之前•其必須決定此資料是否為非連續的,且 如果是這樣,轉換非連續資料為連續資料。將本發明具體 化之硬體實施了這任務。 Μ下本發明所描述之方法將非連缅資料轉換成連續資料 乃是藉由分開一於PCI匯流排22上之單一非連續資料轉移 成為兩個或更多個S匯流排16上之連續資料之轉移。例如 ,假如來自一速结至主PCI匯流排22之非連續資料具有 0U0之位元姐致能值且此主要裝置正將這資料寫人一連结 至S匯流排16之從屬裝置,然後硬體包含於主橋20内之本 發明將於S匯流排16上產生兩分別具有1110及0111之位元 -23- 本紙張尺度適用中國國家標準(CNS ) Α4規格(110X297公釐)
、1T 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(21 ) 姐致能值之寫人周期。這兩寫人周期之位址及資料將是相 等的。這將造成被致能之第一及第四位元姐之資料被轉移 ,目.去致能之第二及第三位元姐之資料不被轉移。 本發明亦同時地請求並解決於連结至一 CPU區域匯流排 或系统匯流排之8位元及1 6位元裝置與連结至一 P C I匯流 排裝置之間的通訊,此裝置僅於32位元長度之串中轉移資 料。本發明乃是藉由將一在PCI匯流排上之32位元之資料 轉移分散為許多在CPU區域匯流排或糸統匯流排上之資料 轉移而解決這問題。 例如,如果一來自一連结至主PCI匯流排22之主要裝置 的寫人周期被指向一連接到僅接受8位元串之資料的S匯 流排16之從屬裝置,然後此來自主要裝置之32位元資料串 必於S匯流排1 6上被分成四個寫人周期,假設所有的資料 均被致能。四個轉移中之每一個的位元組致能訊號在當位 元姐資料被轉移至從靨装置時被改變。於S匯流排16上第 一次寫人之位元姐致能訊號將是0 0 0 0以表示所有4位元姐 之資料被致能。然而,僅有最低位之位元姐資料被從屬装 置所接受因為其為一 8位元装置。因而,本發明於具有 000 1之位元姐致能訊號之主橋内產生一第二寫入周期因為 最低位元姐之資料已轉移至從屬裝置。當每一位元姐之資 料於連績之寫人周期中轉移,第三寫人周期之位元姐致能 值將改變為0011且第四寫入周期之位元姐致能訊號將變成 011卜 底下所示之圖,編為表2 ,表示在依據從屬裝置之位元 -24- 本紙張尺度適用中國國家標準(CNS ) A4規格Γ210Χ297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝·
*1T A7 B7 五、發明説明(β ) 尺寸’及待定資料轉移之位元姐致能訊號而定之一單一資料 轉移埤一額外之C Ρ ϋ區域匯流排或系统匯流排上之資料轉 移是否需要。此圖亦表示出下一資料轉移之位元姐致能值 表 2 琨在之位元姐致能 8或16位元裝置 另一匯流排周期 下一位元姐致能 0000 8 是 0001 0001 8 是 0011 1000 8 是 1001 0011 8 是 0111 1001 8 是 1011 1100 8 是 1101 0111 8 否 1111 1011 8 否 1111 1101 8 . 否 1111 1110 8 否 1111 0000 16 是 0011 0001 16 是 0011 1000 16 是 1011 0011 16 否 1111 經濟部中央標準局負工消費合作社印製 {請先閱讀背面之注意事項再填寫本頁) 以下所述為本發明於一主橋之硬體中實施此圖,例如主 橋20。 現在參考圖4 ,所示為於主橋20中位元组致能控制硬體 100之圖。硬體100包括一連结至PCI匯流排22之C/BE線 之第閂销暫存器1 0 2及一第ή閂鎖暫存器1 〇 4 。閂鎖暫存 器104被連结至一五输人多工器106 。閂鎖暫存器104具 -2 5 - 本紙張1適用中國國家標準(CNS ) Α4規格(*210 X 297公釐) Α7 Β7 Λ 第3310741丨號專钓曱請察
32174S 五、發明説明() 有输岀線108 >经由此输出線,其被連结至一兩锫入多工 器 1 1 0 : 閂_暫存器1 0 2及1 0 4均具有一容量以保持4位元之資 料,且為一時鐘脈衝訊號鎖注並保持一 4位元值:閂销暫 存器1 0 2為一持殊之訊號轉移而從P C I匯流排2 2之C / B E線 接收4位元之位元组致能訊號,且鎖注此訊號直到該持殊 資料轉移於S匯流排1 6上完成。 閂鎖暫存器1 0 4從多工器1 0 6 .接收一 4位元之铕出訊號 且保持此訊號直至多工器1 0 6產生另一输ώ訊號。閂鎖暫 存器1 0 4於線1 0 S上输出其現有之4位元值至多工器1 1 0 之一第二输入3從閂鎖暫存器1 〇 4之输出稱為有效閂鎖位 元组(L _ Β V )。 多工器1 0 6具有五個输入,编號為1至5 ,其内部邏輯 選擇於其依據P C I匯流排2 2及S匯流排1 6上之資抖相位的 抗況之输出而被驅動。這些铕入之每一個為一 4位元值= 多工器1 0 6在這些匯流排上经由主橋2 0之硬體而接收資料 轉移之状況。在P C I匯流排2 2及S Μ流排1 6上之資枓相位 之狀況會造成多工器106選擇其五個输入之每一個,描述 如下: _入1號-被選取在當主橋2 0開始響應一 P C I匯流排 2 2上之讀取資料轉移且S匯流排1 Γ)上之'資料轉移已羥完 成並且另一資枓轉移已準潜開始。输入1號之二進位值 缌是 ’’ 1 1 1 1 ”。 输入2號-被選取在當一在P C I匯流排2 2上之寫入資枓 本紙張尺度適用中國國家標準(CNS ) Α4規格·( ^§Χ297公釐) (請先閔讀背面之注意事項再填寫本頁) 袈- 、1Τ 經濟部中央標準局員工消費合作社印製 B7 五、發明説明(24 ) 轉移開始且在S匯流排1 6上之第一匯流排周期之前,此 轉移必須在S匯流排16已開始之前完成對應之寫入資枓 轉移。蝓人2號為來自PCI匯流排22之C/BE線的4位元 之位元組致能值。 輸入3號-被選取在當S匯流排16上將完成之資料轉移 是一從PCI匯流排22起始之寫人操作且一 S匯流排16上 之轉移的匯流排周期剛完成。 输人4號-被選取在當S匯流排16上將完成之資料轉移 為一讀取搡作旦一 S匯流排16上之轉移的匯流排周期剛 完成。 蝓人5號-被選取且保持在S匯流排16上之任何匯流排 周期育到此匯流排周期完成。此輸入是從閂鎖暫存器 104之输出而回授。 經濟部中央標準局員工消費合作社印製 請先閱讀背面之注意事項再填寫本頁) 多工器110具有兩輸入,其選擇在其输出上被驅動乃依 據由PCI匯流排22所起始的資料轉移是一讀取操作或一寫 人操作。這些输人之每一個在長度上為4位元。第一輸入 在一 PCI讀取資料轉移期間被選取且第二输入在一PCI寫 入資料轉移期間被選取。多工器110經由主橋20之硬體而 監視在P C I匯流排2 2及S匯流排1 6上之資料轉移狀況。_ 多工器11 0之输出被連结至一非連續資料偵測器114 , 此倬測器乃偵測S匯流排1 6上下一匯流排周期期間要被轉 移之資料的位元組致能是否為非連續的。偵測器114是一 提供K前表一所述之功能的硬體邏輯之功能方塊結合。因 此,偵測器114決定在下一匯流排周期要被轉移的資料是 -27- 本紙張尺度適用中國國家標準(CNS ) A4g (’210X297公釐) A7 扣1743 B7 五、發明説明(25 ) 否為非連薄的且如果此資料實際上是非連續的則在一 _出 線U 6上產生一二進位” 1"。偵測器1 1 4之输出標為N C。 多工器110之输出的四個位元亦分成三個分別在線118 ,120及122上之各別訊號。兩較低位之位元,即具有識 別號。及1之位元,被输出於連结至1 2 4之線1 1 8上,線 1 2 4乃依次連结至S匯流排1 6。具有識別號2之多工器 U0之输別位元於線120上输出且成為至一第一、兩輸入 或閘126之输入。具有識別號3之多工器110之输出位元 於線122上输出旦成為至一第二、兩输人或閘128之输入 〇 偵測器114之MC输出亦被輸入至或閘126及128 。或閘 126及128之输出被連结至線124 。 線124傳送一 4位元訊號,PBE ,至S匯流排16,其结 合兩或閘126及128之输出與從多工器110之输出編號0 及丨之位元。此4位元訊號乃是琨有S匯流排上之匯流排 周期之位元組致能訊號且將一直是連續的。 來自偵測器114之NC蝓出亦被输入至一第三、兩輸入之 或閘130 。另一至或閘130之輸入經由線134連结至一位 元組致能產生器132 。線134上之來自產生器132之输出 標為BSZ 。或閘130具有一於主橋20内連结至其他硬體之 標為B C之輸出。 產生器13 2為一提供產生Μ上所述表二之功能的習知邏 輯硬體。因此,產生器132決定在S匯流排16上另一匯流 排周期是否需要以完成一特定之由P C I匯流排2 2所起始之 本紙張尺度適用中國國家標準(CNS ) Α4規格( 210X297公釐) ---------批衣------訂------^-4 ,(請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(26 ) 資料轉移並提供此轉移位元姐致能訊號。來自產生器1 3 2 之输出依資料轉移被指向之從屬裝置為一 8位元或16位元 装置而定。 產生器132經由標為BS8及BS16之兩输人線而連结至S 確流排16〇BSZ ,BS8及BS16訊號為具有0與1值之單一 位元,二進位訊號。一旦連结至資料轉移被指向之S匯流 排16之從鼷裝置響應以完成此資料轉移,其於BS8或 BS1fi上依其分別是一 8位元或16位元装置而傳送一二進位 訊號。如果其不是一 8位元或1 6位元装置*則B S 8及 之值為1 。如果BS8或BS16具有0之值,則從屬裝置 分別為一 8位元或16位元装置,且產生器132於線134上 產生一二進位之1為BSZ之值。 如果NC或BSZ訊號中有一為1之值,則或閘130產生一 高值作為BC訊號。於主橋20内一高BC訊號指向其他硬體至 少需要有再一匯流排周期以完成琨有之資料轉移。 產生器132具有來自線124之另一输人,此乃S匯流排 1 6上現有匯流排周期之位元姐致能訊號。產生器1 3 2基於 現有位元姐致能值而為下一匯流排周期產生位元姐致能值 〇 、 產生器132具有一標為NBE之第二输出,此輸出為線 136上之輸出。NBE是一4位元值。NBE不是被賦予位元 組致能訊號作為下一匯流排周期*就是具有” 1 111 ”之值, 如果不需要其他S匯流排16上之匯流排周期Μ完成PCI匯 流排22所起始之資料轉移,因為此從鼷裝置為一 8位元或 -29- 本紙張尺度適用中國國家標準(CNS〉A4規格('210X297公釐) ^請先閱讀背面之注意事項再填寫本頁) 裝- 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(27 ) 1 6位元装置。 NBE訊號為至一二蝓人互斥或閘(互斥或)1 3 8及一二輸人 反互斥或閘(反互斥或)140之输入。另一至互斥或閘138 及反互斥或閘140之输入為來自線124之S匯流排16上現 有匯流排周期之位元姐致能訊號值,此輸入經由線142連 结至互斥或閘138及反互斥或閘140 。 互斥或閘138之输出被連结至一第四、二输入或閘144 之一输入。反互斥或閘140之输出被連结至一二输入及閘 ]46之一输入。另一至或閘144及及閘146之输人為閂鎖 暫存器104之輸出當回授經由一線148 。或閘144之输出 被連結至多工器106之3號输入。及閘146之输出被連结 至多工器106之4號输人。 來自閂銷暫存器104之输出亦經由線148而連结至一第 二、二输人反互斥或閘150 ,一四輸入及閘152及一比較 器154 。及閘152之四個榆入為來自閂鎖暫存器104之 L_BV訊號之四個位元。及閘152之输出於主橋20内被输出 至其他硬體且當一由PCI匯流排22所起始之寫入周期已於 S匯流排上完成時表示出來。 另一至反互斥或閘150之输入為閂鎖暫存器102之输出 。再者,淳輸出為來自PCI匯流排22上所起始之資料轉移 的位元組致能訊號之值。這值保持固定直至S匯流排16上 之資料轉移完成。反互斥或閘之输出連結至多工器110之 第一輪入。 來自閂鎖暫存器102之输出亦被連结至比較器154 。比 -30- 本紙張尺度適用中國國家標準(CNS ) Α4規格(’210X297公釐) I--------裝-- (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部中央標準局員工消費合作社印製 芎3 3 1 C _ 4 1 1號專利白請察 3^174^_ 五、發明説明() 較器154比較&值與其經由绿148而接收之L_BV值:當這 二值相等時,比較器154於其输出上產生一二進泣1值, 此輸岀技達结至主橋20内之其迚硬體上:=這铕出標為 R_D0NE且當一由PCI匯流排22所起始之讀取資料轉移於S 1流排16上完或時表示岀來: 硬體1 00之搡作依據由連接至PC I匯流排22 ( PC I主要装 置)之主要装置所起始之資钭轉移為一讀取或穹入轉移而 不一樣:在一謅取轉移時之搡作,PCI主要裝置於PCI匯 流排22上起始一讀取周期而S目標設定在匯流排16上旦主 矯20響想而成為一從屬装置。來自PCI主要裝置之位元组 :¾能訊號被鎖入閂鎖1 0 2途筘入至比較器1 5 4及反互斥或 ;»: i 〇 υ - 既然S匯流排16上之讀取轉移尚未開始·多工器106锫 出4位元二進泣值” 1 1 1 1 "之1號输入:然後此值掖鎖入閂 I貞暫存器104途於線148上筘出至反互斥或150作為 L_B V訊號 然後反互斥或閛150基於來自PCI匯流排22之位元組致 能訊號之反並斥或结合而產生一 4位元输出值,此值係鎖 在閂鎖暫存器1 0 2及L _ B V值中:因為現有之鹑移為一請取 操作,多工器1 1 0從反互斥或1 5 0選取於整涸資料轉移中 其自己之飴出上被驅動之输出。 ’ 然後偵測器1 1 4決定來自多工器11 0之祐出是否為非連 缉的,如果是,則藉諶動其至一二進位為1之逭以於線 1 1 6上起動其锫出訊號,H C。當N C被起動,或閛1 2 6及 本紙張尺度適用中國國家標隼(CNS ) Α4規格(ΗέχΖ97公釐) (請先閱讀背面之注意事項再填寫本頁) 裝· ,-¾ 經濟部中央標準局員工消費合作社印製 A7 B7 --------------- 五、發明説明(29 ) 128之输出將是高的的Μ確定線124上之PBE訊號的位元 數2和3為邏輯上1 。因此,Ρ Β Ε將一直是連續的。如上 所述,ΡΒΕ之位元數0及1之值簡單地就是來自多工器 110输出之位元數0.及1 。 PBR訊號然後於埭124上傳送至S匯流排16作為琨有匯 流排周期之位元姐致能訊號。當連结至謓取轉移指向之S _流排1β之從龎裝置響應於資料轉移,其於BS8或BS16線 卜.產生一二進位〇 ,發出訊號表示此從鼷裝置分別為一 8 位元或16位元裝置。基於BS8 ,BS16及ΡΒΕ訊號之值•產 生器132將依前述表2於線136上產生ΝΒΕ訊號。 如果BS8或BS16之一被致能為一二進位〇且產生器132 決定S匯流排16上是否需要另一匯流排周期以完成讓取資 料轉移,然後產生器132將於線134上產生一 BSZ之二進 位高訊號。這將造成或閘130產生一 BC之高訊號Μ於主橋 20內發訊號予其他硬體表示需要另一匯流排周期Μ完成此 資料轉移。相同地,如果偵測器114於線116上產生一 NC之高值,或閘130將驅動BC至一二進位高值以表示需要 另一匯流排周期Μ完成此資料轉移。 —Β ΝΒΕ訊號被產生,其與ΡΒΕ訊號一起從線142输入 至反互斥或閘140 。此由反互斥或閘140输出之结果4位 元二進位值從閂鎖暫存器104之输出與回授訊號一起输入 至及閘146 。及閘146對這兩訊號實施邏輯及操作且输出 其结果,此结果係連结至多工器106之第四输入。既然這 是一讀取資料轉移且於S匯流排16上之資料轉移的第一匯 -32- 本紙張尺度適用中國國家標準(CNS ) A4規格(,210X297公釐) c請先閱讀背面之注意事項再填寫本頁) 裝· 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(3〇 ) 流排周期已完成,多工器106選取於其输出上驅動之輸入 4號。來自多工器106之新输出被鎖入閂鎖暫存器104中 並變成下一 L_BV訊號。此程序然後因新的L_BV訊號而重覆 〇 這程序繼禳因每一新WL_BV值而重覆直至來自PCI匯流 排之C / B E線的位元姐致能訊號所表示之所有資料已被轉移 。當這規象發生,L_BV值將等於來自PCI匯流排22之位元 姐致能訊號。此兩訊號將繼續被输人至比較器1 5 4且當他 們相等時,比較器154起動R_D0NE至一高以發訊號予S匯 流排lfi及主橋20表示此資料轉移已完成。當此情形發生, 所有資料將從速结至S匯流排1 6之從屬装置讀出。 在一寫人轉移時之位元姐致能硬體100之操作在許多方 面乃是不同於其在讓取轉移時之搡作。連结至PCI匯流排 22之主要裝置藉由起始一設定S匯流排16之目標的寫人周 期而開始。來自PCI匯流排22之位元姐致能訊號於多工器 1 06之2號输人被输入。既然此資料轉移之第一匯流排周 期並未在S匯流排16上開始且這是一寫人搡作,多工器 106於其2號输入上選取訊號以在其输出上被驅動。因此 ,閂鎖1 0 4鎖住來自P C I匯流排2 2之位元姐致能訊號之值 且這些值成為L _BV之值。 既然這是一寫入轉移,多工器110於其2號输入上選取 訊號Μ在其L_BV之输出上被驅動。然後L_BV被输出至偵測 器]14且於線118 ,120及122上分開。偵測器114及或 閘126與128提供他們供予一讀取操作相等的功能;即在 -33- 本紙張尺度適用中國國家標準(CNS ) A4規格(·2!0Χ297公釐) I--------裝-- *·--請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(31 ) S 流排上產生PBE訊號並確定其為連續的。相同地,產 生器132 ,BS8及BS16以如同他們給予一讀取轉移相同方 式產生NBE訊號且或閘130提供產生BC訊號相同功能。 一旦產生器132產生了 NBE訊號,其經由線136與PBE 訊號一起被输入至互斥或閘。互斥或閘138對PBE及NBE 訊號宵腌了 一互斥或搡作並將结果输出至或閘144之输入 。或閘144亦從回授線148接收一输入訊號,此訊號為 K BV訊號。或閘144對輸入至其上之兩訊號莨施了 一或操 作且將結果偷出至多工器1 0 6之3號输入。 多工器106選取了 3號输人之訊號Μ在其输出上傳送, 因為現有之資料傅送為一寫入操作且在S匯流排上之資料 傳送的第一匯流排周期已完成。多工器編號106之输出被 销進閂銷暫存器1 0 4內且成為L _ Β V之新值。 此LBV之新值然後被输入至多工器110之第二输人且整 個程序重新著其本身。此程序將重覆直至L_BV值具有一等 於” 1 1 1 1 ”之二進位值。當這情形發生,所有之資料將已從 PCI匯流排22被轉移至連结至S匯流排16之從靥装置。 當L _BV等於”1111”,及閘152當起動W_D0HE。此乃對S 匯流排1 6及連结至此匯流排之從屬裝置表示此資料轉移已 完成。 在寫人操作時硬體100與來自PCI匯流排22之位元姐致 能訊號等於”0100”指向一 8位元從靥裝置之操作的例子如 下: ”0100”之位元姐致能訊號被傳送至多工器106之2號输 -34- 本紙張尺度適用中國國家標準(CNS〉A4規格(‘210X297公釐) ^^1· n^i »1 -I 1 «^^1 —^n n^i —r*"-, --—« I HI —^ϋ i請先閣讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A 7 B7 五、發明説明(32 ) 入。多工器106输出此相同訊號至输出一等於”0100” L B V訊號之閂鎖暫存器1 0 4 。多工器11 0输入且輸出這訊 號至偵測器U 4 。 偵測器114決定L_BV是非連續的且输出一 1之訊號予 NC。因為NC為1 ,或閘126及128在線124上造成PBE等 於” 1 1 0 0 ”。這訊號在S匯流排1 6上被傳送作為第:匯流排 周期之位元姐致能訊號。 寫人被指向之從靨装置以BS8上一低訊號而響應,此造 成產生器132產生一 ”1101”之NBE訊號既然僅有對稱於 PBR訊號之位元數0之資料於第一匯流排周期被轉移。產 生器132亦造成BSZ變高,此與高NC訊號,造成或閘130 於B C上產生一高訊號表示對至少另一匯流排周期Μ完成此 轉移之需求。 ΡΒΕ及ΝΒΕ被输人至互斥或閘138 ,其實施一互斥或操 作巨產生一等於” 0001 ”之输出。然後或閘144實施一與互 斥或閘輪出之或操作且來自閂鎖104之回授值作為输入。 這操作之结果是”0101”,被傳送至多工器106之3號输入 及從多工器106至閂鎖暫存器104之输出。這值現成了 L B V之值。 因此,”0101”經由多工器110之第二輸入傳送至偵測器 114 ,再次決定此值是非連續的且造成HC等於1 。這造成 或閘126與128及線118在線124上產生一等於”1101”之 PBE予S匯流排16上之匯流排周期。NC訊號亦造成或閘 130致能BC訊號K對主橋20表示需要另一匯流排周期Μ完 -35 - 本紙張;?>度適用中國國家標準(〇呢)八4^格('210父297公釐) I-------一 裝-- _(請先閱讀背面之注意事項再填寫本頁) 、ar A7 3^1743 B7 五、發明説明(33 ) 成資料轉移。在第二匯流排期間,對稱於位元姐致能訊號 之位元數2的位元姐資料,PBE,將被轉移至從靥裝置。 從屬裝置則再Μ — BS8上之低訊號響應。依此,產生器 132 ,依照表2 ,不起動BSZ訊號並於線136上產生一 ” 1 1 1 ] ” 之 Ν Β Ε 訊號。 這值與ΡΒΕ值一起被输人至互斥或閘138 。依此,互斥 或閘U3 8產生一 ”0010”之输出。此输出經由回授線148與 L BV之琨有值被输人至或閘144 。或閘144藉由输出一等 於”0111”之值至成為下一 L_BV值之多工器106的3號输人 以W應。 偵測器1 1 4決定L V之新值為連續的並不致能N C。因此 ,L BV值簡單地傳遞至線124作為PBE之新值,此乃不受 或閘1 2 6及1 2 8所影響。然後一第三匯流排周期產生於S _.流排1 6上,此匯流排1 6 Μ等於P Β E現有值之位元姐致能 訊號或” 0 1 1 Γ’完成資料轉移。 從屬裝置藉由起動BS8而響應,然而,產生器132並不 起動BSZ訊號且於線136上再產生一 ”1111”之值予ΝΒΕ 。 由互斥或閘138及或閘144所實施之邏輯搡作的最终输出 為”1111”,其被输入至多工器106之3號輸人並输出至閂 鎖暫存器104 。L_BV之值然後變成”1111”,而造成及閘 152產生一高訊號予结束此資料轉移之W_D0NE。 如果以上所提之例子為一讀取之資料轉移,PBE之相同 位元姐致能值將S匯流排上因此匯流排周期而被使用。然 而,如Μ上所提,他們可Μ —不用方式而導出。這是因為 -36- 本紙張尺度適用中國國家標準(CNS ) Α4規格f 210X297公釐) 二請先閲讀背面之注意事項再填寫本頁) 裝. '11 經濟部中央標準局員工消費合作社印製 A7 321743 B7 五、發明説明(34 ) 在硬體1 0 0中之讀取”理輯路徑”已被使用而取代了寫入邏 輯路徑。 依此,本發明已提出在一資訊處理系統中用K提供不用 雅流排结構之間精確且完全之通訊的方法與装置之較佳具 體官施例。謹記前述於心中,然而*此描述僅是以舉例之 方式,本發明並不局限在此處所述之特定具體實施例,且 各種重m、修改,及取代均可施行而不背離本發明於此所 請求之精神。 -請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -37- 本紙張^度適用中國國家標準(〇呢)八4^格(1210父297公釐)
Claims (1)
- 第831074丨丨號專利申請案 申請專利範面條正本(86年Z'請專利範圍 經濟部中央標準局属工消費合作社印裝 1. 一種資訊處理系統,包含: —中央處理單元; —連結至該中央處理單元之系統匯流排; ;=結:邊裝Γ周邊匯流排,該周邊,流排能々 疋會枓_,而母—資料串各具有定❹ 設㈣度,該周邊匯流排包括—個可致動 ,來指示在-特定資料串内那些資料副串包本肩 效資料,以及該特定資料串内的那些資料 : 資料;及 γ G„揲免 、—用以連結該系統匯流排至該周邊匯 橋聯合具有-響應於該可致動/不可致動信=以= f測由周邊匯流排傳送於該系統匯流排之該特定資料丰 疋否對在系統匯流排上傳送而言是不相容的,其中該資 科_至少包含兩個生效資料副串,由至 副”斤分開,和⑴)在該資料由該主橋傳送至該= 匯泥排4前將一不相容的資料_轉換爲兩個或更多個系 統匯流可相容的資料申,其中該兩個或多個系統匯流排 可相谷的資料串各不包含至少兩個由至少一個無效資料 / 副串所分開之生效資料副串。 2 ·根據申請專利範圍第1項之資訊處理系統,其中該邏輯 網路於該主橋内係以硬體的形式實施。 3 .根據申請專利範圍第I項之資訊處理系統,其中該邏輯 網路包括一產生器,以產生一用於該兩個或多個系統匯 流排可相容的資料攀之每一個之位元組致能訊號,此係 基於一連結至該兩個或多個系統匯流排可相容的資料串 被傳送於上之系統匯流排的從屬裝置之元位寬度。 本紙伕尺度逋用中國國家標準(CNS ) A4現格(210X297公瘦) (請先閲讀背.面之注意事項再填寫本頁)申請專利範圍 A8 B8 C8 D8 經濟部中夬棣準局貝工消費合作,社甲製 4 .根據申請專利範圍第3項之資訊處理系統,其中該遂輯 網路包括一第一邏輯路徑,以於由該周邊匯流排對該系 統匿流排做窝入轉移時將該不相容的資料串轉,換爲該雨 個或多個系統匯流排可相容的資料串及一第二邏輯路 徑,以於該周邊匯流排對該系統匯流排做一讀取轉移 時’將該不相容的資料串轉換爲該兩個或多個系統匯流 排可相容的資料串。 5 ·根據申請專利範圍第4項之資訊處理系統,其中該邏輯 網路包括至少一多工器以選取該第一邏輯路徑或該第二 邏輯路徑。 6.根據申請專利範圍第丨項之資訊處理系統,其中該周邊 匯流排與p C I匯流排一致。 7 ·根據申請專利範園第i項之資訊處理系統,其中該周邊 匯流具有在一單一匯流排線上多工化資料和對應的記憶 體位址資訊。 8 .根據申請專利範圍第1項之資訊處理系統,其中一連結 至該周邊匯流排之周邊裝置起始該特定資枓串由該周邊 匯流排傳送至該系統匯流排。 9.根據申請專利範圍第1項之資訊處理系統,其中該兩個 或多個系統匯流排相容的資料串之每—個係依序地由該 主橋傳送至該系統匯流排,其係直接與該系統匯流排的 兩個或多個匯流排周期對應。 10·根據申請專利範圍第丨項之資訊處理系統,其中該系統 匯流排和該周邊匯流排兩者皆爲3 2位元區流排β 让 種方法,係用於一具有一系統匯流排以及一由主橋連 接的周邊匯流排之資訊處理系統中,用 J入在一連結至一 -2- 表紙浪尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) (請先:5讀背面之注意事項再填寫本筲) H· ir Α8 Β8 C8 D8 妒濟部中央梂準局貝工消費合作社印装 六、申請專利範圍 周逢匯流排之周邊裝置與—連結至一系統匯流排之元件 轉移資料’其中該周邊流排能傳送資料串,該資料 串各具有一定義多個資料副_之預設位元寬度,且其中 π周逢匯泥排包括一可致動/不可致動信號,來指示— 特定資料串内那些資料副串包含有效資料,以及該特定 資料串内那些資料副串包含無效資料,該方法包含以 步驟: (1 )響應於孩可致動/不可致動信號以偵測欲由該周邊 匯泥排傳送至該系統匯流排上之特定資料串是否對 在該系統匯流排上傳送而言爲不相容的,其中該資 料串包含至少兩個由至少一無效資料副串所分開的 ^ 有效資料副串; ‘ (U)將一不相容資料串轉換爲兩個或多個系統匯流排相 I 容的資料串,其中該兩個或多個系統匯流排相容的 資料串各不包含至少兩個由至少一個無效資料副串 分開的有效資料副串;和 (U 1 )將該兩個或多個系統匯流排相容的資料串的每一個 由該周邊匯流排傳送至該系統匯流排。 12·根據申請專利範圍第丨丨項之方法,尚包括—步驟,以產 生一位元組致能訊號以用於該兩個或多個系統匯流排相 谷的資料串之每一個,此係.基於連結至接收該兩個或多 個系統匯流排相容的資料串之系統匯流排的從屬裝置之 位元寬度。 13.根據申請專利範圍第丨丨項之方法,其中該周邊匯流排與 P CI匯流排結構一致。 14根據申請專利範圍第"項之方法,其中該周邊匯流排具 本紙張U適用中國國家揉率(CNS ) Α4^ ( 210X297公釐) ' —-、申請專利範圍 有在一單一匯流排 vJ 位址資訊。 彡對應的記憶體 15. 根據申請專利範圍第 項艾万法,其中該周邊匯流排和 該周邊匯流排兩者皆爲32位元匿流排 排 16. —種於一資訊處理系结由 、t .、 乐統中用以連結一系統匯流排至一周 、流排之主橋’其中該周邊匯流排能傳送資料串,該 I:各具有:定義多個資料副串之預設位元寬度,且 一 f乙秸 了致動/不可致動信號,來指 示一特定資料串内那此资料面丨虫—^ 丨‘貧科刻串包含有效資料,以及該 特定資料串内那些資料副串包含無‘效資料;該主橋包 含: -偵測器,響應於該致動的/不可致動的信號,用以 決定該欲從該系統匯流排傳送至該周邊醒流排之特定資 料串對於在系統匯流排上之傳送是否不可相容,其中該 資坤串包含至少兩個由至少—個無效資料副串所分開的 有效資料副串; 經濟部中央標準局員工消費合作社印製 邏輯網路,用以(i)將—不可相容的資料串轉換爲 兩個或多個系統1流排相容的資料串,其中該兩個或多 個系統匯流排相容的資料串各不包含至少兩個由至少一 個然效資料副串所分開的有效資料副串;和(丨丨)依序地 由該周邊匯流排傳送每個該兩個或多個系統匯流排相容 的資料串至該系統匯流排,以直接對應於該系统匯流排 、的兩個或多個匯流排周期β 17. 根據申請專利範圍第1 6項之主橋,其中該周邊匯流排與 一 P C I匯流構結構一致。 18. 根據申請專利範圍第1 6項之主橋,其中該周邊匯流排具 本紙涑尺度逋用中國國家揉隼(CNS〉Α4規格(210Χ297公釐 -4- 經 部 中 央 棣 準 局 Ά 工 消 費 合 作 杜 印 製 申請專利範圍 A8 B8 C8 D8 有在一單一匯流排線上多工的資料和對應的記憶體位址 資訊。 19. 根據申請專利範圍第16項之主橋,其中該系統匯流排和 該周邊匯流排兩者皆爲3 2位元匯流排。 20. 根據申請專利範圍第16項之主橋,尚包含一產生器,以 基於與該系統匯流排連接之元件的位元寬度產生一位元 组致fltMs號,以用於該兩個或多個系統匯流排可相容的 資料每一個,該產生器在傳送該兩個或多個系統匯 流排可相容資料串的每一個期間,作用如同一僕元件。 21. —種利用互連的一主橋將爲一資料串形式之資料位元由 周邊匯流排傳送至一系統匯流之方法,其中資料串内之 該資料位元組具有多個資料有效位元組★其數目超過可 於一單一系統匯流排時鐘周期内經由系統匯流排而被傳 送之數目,該方法包含下列步驟: Ha)初始周邊匯流排上之主裝置欲向系統匯流排上之僕 装置傳送資料之請求,並產生—指示該資料串内那些 資料組有效和那些無效之第—位元組致能信號; (b) 以一指示目標僕裝置之位元寬度之位元寬度信號生 效的方式,響應系統匯流排上目標僕裝置之資料傳送 請求; (c) 響應於該第一位元組致能信號,將至少一個有效的 資料位元組經由系統匯流排傳送至目標僕裝置,該位 元組之數目不會超過可經系統匯流排在該單一系統匯 ,,流排時鐘週期内被傳送的資料位元組數目; (d) 解碼該已生效的位元寬度信號,以決定是否需要多 於一之系統匯流排時鐘周期來將資料串之有效資料位 (請先閲讀背面之注意事項再填寫本頁) 装· :訂A8 B8 C8 D8 申請專利範圍 元組經由系統匯流排而傳送至目標焚裳置 (e) 若需完成資料串内之有效資料位元 、·的傳送,申丨甚 (請先閲讀背面之注意事項再填寫本頁) 生次一個位元組致能信號,該次—位 “度 1組欵能俨铐笨 住已經經由系統匯流排而傳送至目標禮 ° .、及裝置之有效資 料位7G組; n (f) 若需完成資料串内之有效資料位元杈的 W N傳迗,則對鹿 於該次一位元组致能信號;將至少_I ^ 有效位元全且 經由系統匯流排而傳送至目標僕裝置, " ^ 而不超過可铖 由系統區流排在該單一系統匯流排時鐘周期内傳送Z 資料位元組數目;和 ' (g) 重覆步驟(〇和(f),直到資料串内的所有效資料位 元組皆已經由系統匯流排而被傳送至目標傻裝置上1 止。 22.根據申請專利範圍第2 i項之方法,其中該目標傻裝置 具有8位元之位元寬度,且主裝置有32位元之位元寬 I度。 2〇·根據申請專利範圍第2 1項之方法,其中該目標傻裝置 具有16位元之位元寬度,且主裝置有32位元之位元寬 度。 經濟部中央棣準局員工消費合作社印製 24根據申請專利範圍第2 1項之方法,其中該經由系統匯 流排被傳送至目標僕裝置之·至少一個有效資料位元組的 每一個皆是在系統匯流排的單一匯流排時鐘周期内完 成。 25.根據申請專利範圍第2 1項之方法,其中該主裝置產生 該第一位元組致能信號,且主橋(i)解碼該位元寬度信 號和(Π)產生該次一位元組致能信號。 -6 私紙铁尺度逋用中國國家揉準(CNS ) A4規格(210X297公釐) 申請專利範圍 AS B8 C8 D8 經濟部中央揉準局員工消費合作社印製 26.種用於.、有經由—主橋互連之系统匯流排和周邊匯流 排之電腦系統之裝置’用以將-資料串内之資料位元組 經由該王橋而且與周邊流排連接之主裝置傳送至一與 系統匯流排連接之目標僕裝置上,其中該資料_内之資 料位元组包括?個有效資料位元組,其數目超過可經由 系,充匯孤排而在—單—系統區流排時鐘周期内傳送之數 目,該裝置包含: 第位元,,且致旎化號產生器,用以響應於由主裝置 所初始的資料傳送請求而產生-第-位S組致能信號, 以指示資料串内那些資料位元组有效,那些無效; '一位_兀^寬度信號產生器,以響應於資料傳送請求而產 生一位7C見度信號,以指示目標僕裝置之位元寬度; -傳达機構,對應於該第一位元組致能信#,以將至 少有效的資料位元組經由系統匯流排而傳送至目標僕裝 置,其位元組數目不超過可經由系統醒流排在該單一系 統匯流排時鐘周期内傳送之資料位元組數目;和 a -解碼器’用以解碼已生效的位元寬度信號,以決定 是否需要多於-之系统匯流排經由系統匯流排將資料串 内之有效的資料位元组傳送至目標僕裝置,其欠(丨)若需 完成資料夢内之資料的有效位元組之傳送,則該產生器 產生一次一位元組致能信號.,該次—位元組致能信號蓋 往菘已經由系統匯流排而傳送至目標僕裝置之至少一個 資料有效位元組,和(ii)若需要完成資料串内之有效資 料位元组之傳送,由系統匯流排將至少— 組傳送至該目標健裝置,該位元組數目不超過 統匯流排而在該單一系統匯流排時鐘信號内傳送之資料 本紙張从適用中國國家標準(CNS > A4«^ ( 210X297公釐 一请先閱讀背面之注意事項再填寫本頁) -装 * 泉 A8 B8 C8 D8 ^21743 申請專利範圍 位元組數目,直到資料_内之所有有效資料位元 經由系統匿流排而傳送至目標傻裝置爲止。 27. 根據申請專利範圍第26項之裝置,其中該目標僕裝置 之位元寬度爲8位元,主裝置之位元寬度爲W位元。 28. 根據申請專利範圍第26項之裝置,其中該目標僕裝置 之位元寬度爲16位元,主裝置之位元寬度爲32位元。 29_根據申請專利範圍第26項之裝置,其中該經由系統醒 流排而傳送至目標僕裝置之至少有效資料位元组的每一 個皆是在系統匯流排的單一匯流排時鐘周期内完成的。 30.根據申請專利範圍第2 6項之裝置,其中該主裝置產生 該第一位元組致能信號,目標僕裝置產生該位元寬度信 號,且該橋(i)解碼該位元寬度信號,和(Π)產生該次 一位元組致能信號。 f請先閲讀背面之注意事項再填寫本頁) 装. L--tr 經濟部中央標率局貝工消費合作社印«. 本紙涑尺度適用中國國家標準(CNS ) A4说格(210X297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/069,234 US5550989A (en) | 1993-05-28 | 1993-05-28 | Bridge circuit that can eliminate invalid data during information transfer between buses of different bitwidths |
Publications (1)
Publication Number | Publication Date |
---|---|
TW321743B true TW321743B (zh) | 1997-12-01 |
Family
ID=22087606
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW083107411A TW321743B (zh) | 1993-05-28 | 1994-08-12 |
Country Status (10)
Country | Link |
---|---|
US (1) | US5550989A (zh) |
EP (1) | EP0627688B1 (zh) |
JP (1) | JP2565659B2 (zh) |
KR (1) | KR970008191B1 (zh) |
CN (1) | CN1064463C (zh) |
AT (1) | ATE188049T1 (zh) |
BR (1) | BR9402108A (zh) |
CA (1) | CA2124029A1 (zh) |
DE (1) | DE69422221T2 (zh) |
TW (1) | TW321743B (zh) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5897667A (en) * | 1993-11-16 | 1999-04-27 | Intel Corporation | Method and apparatus for transferring data received from a first bus in a non-burst manner to a second bus in a burst manner |
GB2286910B (en) * | 1994-02-24 | 1998-11-25 | Intel Corp | Apparatus and method for prefetching data to load buffers in a bridge between two buses in a computer |
JP3529429B2 (ja) * | 1994-06-10 | 2004-05-24 | 富士通株式会社 | データ送信装置、データ受信装置、データ伝送装置及びデータ伝送方法 |
US5794062A (en) * | 1995-04-17 | 1998-08-11 | Ricoh Company Ltd. | System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization |
US5692219A (en) * | 1995-06-07 | 1997-11-25 | Dell Usa, Lp | System and method for disabling or re-enabling PCI-compliant devices in a computer system by masking the idsel signal with a disable or re-enable signal |
US5978860A (en) * | 1995-06-07 | 1999-11-02 | Dell Usa, L.P. | System and method for disabling and re-enabling at least one peripheral device in a computer system by masking a device-configuration-space-access-signal with a disable or re-enable signal |
US5802560A (en) * | 1995-08-30 | 1998-09-01 | Ramton International Corporation | Multibus cached memory system |
US5689659A (en) * | 1995-10-30 | 1997-11-18 | Motorola, Inc. | Method and apparatus for bursting operand transfers during dynamic bus sizing |
US5850530A (en) * | 1995-12-18 | 1998-12-15 | International Business Machines Corporation | Method and apparatus for improving bus efficiency by enabling arbitration based upon availability of completion data |
US5712986A (en) * | 1995-12-19 | 1998-01-27 | Ncr Corporation | Asynchronous PCI-to-PCI Bridge |
US5793997A (en) * | 1996-01-11 | 1998-08-11 | Hewlett-Packard Company | Interface architecture for connection to a peripheral component interconnect bus |
US5898888A (en) * | 1996-12-13 | 1999-04-27 | International Business Machines Corporation | Method and system for translating peripheral component interconnect (PCI) peer-to-peer access across multiple PCI host bridges within a computer system |
US6230219B1 (en) * | 1997-11-10 | 2001-05-08 | International Business Machines Corporation | High performance multichannel DMA controller for a PCI host bridge with a built-in cache |
US6178462B1 (en) | 1997-11-24 | 2001-01-23 | International Business Machines Corporation | Protocol for using a PCI interface for connecting networks |
US6170034B1 (en) | 1998-03-31 | 2001-01-02 | Lsi Logic Corporation | Hardware assisted mask read/write |
US6314497B1 (en) * | 1998-12-03 | 2001-11-06 | Intel Corporation | Apparatus and method for maintaining cache coherency in a memory system |
US6233632B1 (en) * | 1999-01-07 | 2001-05-15 | Vlsi Technology, Inc. | Optimizing peripheral component interconnect transactions in a mixed 32/64-bit environment by eliminating unnecessary data transfers |
US6284422B1 (en) | 1999-05-14 | 2001-09-04 | Sharp Kabushiki Kaisha | Toner for developing electrostatic latent images and image-forming apparatus |
US6557087B1 (en) | 2000-02-22 | 2003-04-29 | International Business Machines Corporation | Management of PCI read access to a central resource |
US6993619B2 (en) | 2003-03-28 | 2006-01-31 | International Business Machines Corporation | Single request data transfer regardless of size and alignment |
US7757017B2 (en) * | 2007-05-15 | 2010-07-13 | International Business Machines Corporation | Adjusting direction of data flow between I/O bridges and I/O hubs based on real time traffic levels |
US8260980B2 (en) * | 2009-06-10 | 2012-09-04 | Lsi Corporation | Simultaneous intermediate proxy direct memory access |
CN108229196B (zh) * | 2016-12-09 | 2021-09-07 | 上海新微技术研发中心有限公司 | 一种具有存储单元物理保护机制的soc芯片及方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4547849A (en) * | 1981-12-09 | 1985-10-15 | Glenn Louie | Interface between a microprocessor and a coprocessor |
US5101478A (en) * | 1985-06-28 | 1992-03-31 | Wang Laboratories, Inc. | I/O structure for information processing system |
DE3786080D1 (de) * | 1987-08-20 | 1993-07-08 | Ibm | Speicherzugriffssteuerungsvorrichtung in einem gemischtdatenformatsystem. |
JPS6491263A (en) * | 1987-10-01 | 1989-04-10 | Nec Corp | Data transfer device |
US4878166A (en) * | 1987-12-15 | 1989-10-31 | Advanced Micro Devices, Inc. | Direct memory access apparatus and methods for transferring data between buses having different performance characteristics |
US5142672A (en) * | 1987-12-15 | 1992-08-25 | Advanced Micro Devices, Inc. | Data transfer controller incorporating direct memory access channels and address mapped input/output windows |
US5317715A (en) * | 1987-12-15 | 1994-05-31 | Advanced Micro Devices, Inc. | Reduced instruction set computer system including apparatus and method for coupling a high performance RISC interface to a peripheral bus having different performance characteristics |
US5025412A (en) * | 1988-02-17 | 1991-06-18 | Zilog, Inc. | Universal bus interface |
US5003463A (en) * | 1988-06-30 | 1991-03-26 | Wang Laboratories, Inc. | Interface controller with first and second buffer storage area for receiving and transmitting data between I/O bus and high speed system bus |
US5140679A (en) * | 1988-09-14 | 1992-08-18 | National Semiconductor Corporation | Universal asynchronous receiver/transmitter |
US5255374A (en) * | 1992-01-02 | 1993-10-19 | International Business Machines Corporation | Bus interface logic for computer system having dual bus architecture |
JP3357920B2 (ja) * | 1991-07-03 | 2002-12-16 | 株式会社日立製作所 | バス制御方式及びそのシステム |
EP0531559B1 (de) * | 1991-09-09 | 2000-05-03 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Steuereinrichtung zur Steuerung der Datenübertragung zwischen einem von mehreren Ein-/Ausgabemodulen und dem Arbeitsspeicher einer Datenverarbeitungsanlage |
JPH05128051A (ja) * | 1991-10-31 | 1993-05-25 | Nec Ic Microcomput Syst Ltd | バス制御装置 |
-
1993
- 1993-05-28 US US08/069,234 patent/US5550989A/en not_active Expired - Fee Related
-
1994
- 1994-05-20 CA CA002124029A patent/CA2124029A1/en not_active Abandoned
- 1994-05-24 JP JP6109517A patent/JP2565659B2/ja not_active Expired - Lifetime
- 1994-05-25 EP EP94303781A patent/EP0627688B1/en not_active Expired - Lifetime
- 1994-05-25 DE DE69422221T patent/DE69422221T2/de not_active Expired - Fee Related
- 1994-05-25 AT AT94303781T patent/ATE188049T1/de not_active IP Right Cessation
- 1994-05-26 KR KR94011540A patent/KR970008191B1/ko not_active IP Right Cessation
- 1994-05-26 CN CN94108793A patent/CN1064463C/zh not_active Expired - Fee Related
- 1994-05-27 BR BR9402108A patent/BR9402108A/pt not_active Application Discontinuation
- 1994-08-12 TW TW083107411A patent/TW321743B/zh active
Also Published As
Publication number | Publication date |
---|---|
CA2124029A1 (en) | 1994-11-29 |
JP2565659B2 (ja) | 1996-12-18 |
US5550989A (en) | 1996-08-27 |
BR9402108A (pt) | 1994-12-13 |
CN1118478A (zh) | 1996-03-13 |
JPH06348646A (ja) | 1994-12-22 |
DE69422221T2 (de) | 2000-06-08 |
KR970008191B1 (en) | 1997-05-21 |
CN1064463C (zh) | 2001-04-11 |
EP0627688B1 (en) | 1999-12-22 |
ATE188049T1 (de) | 2000-01-15 |
DE69422221D1 (de) | 2000-01-27 |
EP0627688A1 (en) | 1994-12-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW321743B (zh) | ||
US7441064B2 (en) | Flexible width data protocol | |
US5764934A (en) | Processor subsystem for use with a universal computer architecture | |
TW476885B (en) | Method and apparatus for an improved interface between computer components | |
US5867675A (en) | Apparatus and method for combining data streams with programmable wait states | |
TW384440B (en) | A method and apparatus for data ordering of I/O transfers in bi-modal endian power PC systems | |
TW460797B (en) | Block snooping support for multiple processor systems | |
US11392528B2 (en) | Methods and apparatus for DMA engine descriptors for high speed data systems | |
AU691777B2 (en) | Computer system providing a universal architecture adaptive to a variety of processor types and bus protocols | |
EP0689146A1 (en) | Bus bridge | |
US6449677B1 (en) | Method and apparatus for multiplexing and demultiplexing addresses of registered peripheral interconnect apparatus | |
US20190188173A1 (en) | Bus control circuit, semiconductor integrated circuit, circuit board, information processing device and bus control method | |
Bainbridge et al. | Asynchronous macrocell interconnect using MARBLE | |
US5845107A (en) | Signaling protocol conversion between a processor and a high-performance system bus | |
TW387075B (en) | Memory controller with queue and snoop tables | |
KR100706145B1 (ko) | 멀티프로세서 시스템에서 프로세서 집적 소자를 구성하기위한 방법 및 시스템 | |
US8732377B2 (en) | Interconnection apparatus and controlling method therefor | |
CN204390227U (zh) | 计算设备扩展装置、以及可扩展的计算系统 | |
EP1091301A2 (en) | Method and apparatus for transmitting operation packets between functional modules of a processor | |
CN104598404A (zh) | 计算设备扩展方法和装置、以及可扩展的计算系统 | |
JPH01298457A (ja) | コンピュータシステム | |
US20070168646A1 (en) | Data exchange between cooperating processors | |
TWI338857B (en) | Microprocessor apparatus and method for enabling variable width data transfers | |
TW487844B (en) | Method and apparatus for the block transfer of data | |
TW448361B (en) | Data switching system and method using bandwidth management unit to reduce data traffic |