JP3357920B2 - バス制御方式及びそのシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タ、ワークステーション等の情報処理装置に係わり、特
に、システムバスとしてアドレスとデータが多重化され
たマルチプレクスバスを有するコンピュータシステム、
およびそのバス制御方式に関する。

【０００２】

【従来の技術】当技術分野における従来の装置では、シ
ステムバスとして用いられるバスとして、例えば、「フ
ユーチャーバスプラス、Ｐ８９６．１、ロジカルレイヤ
ースペシフィケーションズ、Ｆｕｔｕｒｅｂｕｓ＋、Ｐ
８９６．１、Ｌｏｇｉｃａｌ Ｌａｙｅｒ Ｓｐｅｃｉ
ｆｉｃａｔｉｏｎｓ」（１９９０，ＩＥＥＥ）などのよ
うな、ピン数の制限からアドレスとデータが多重化され
たバスが多く使われるようになってきている。また、連
続アドレスを高速にアクセスするために、Ｆｕｔｕｒｅ
ｂｕｓ＋などのように、連続データを高速にブロック転
送するバースト転送をサポートするバスも多くなってき
ている。図９にその典型的な例を示す。図９は、アドレ
スとデータが多重化されたバスのアクセスタイムチャー
トを示す。 （ａ）は単発のライトアクセスが４回連続
した場合のアクセスタイムチャートである。この場合、
１回の転送でそのバスのデータ幅だけのデータが転送で
きる（４バイト幅のバスならば１回の転送で４バイト、
すなわち４回で１６バイトの転送ができたことにな
る）。 （ｂ）は４回連続のバーストライト転送のアク
セスタイムチャートである。これは連続アドレスにアク
セスする場合に用いられる転送形態で、先頭アドレス
（アドレス０）を指定してやり、あとはそれに続く３つ
のアドレスにライトするデータを連続でバス上に出力す
ることで行うことができる。このように、連続アドレス
にアクセスする場合には、単発のアクセスを行うより
も、バースト転送モードを用いた方が高速にアクセスが
でき、しかもバスを占有する期間が短いためバス使用効
率も向上する。

【０００３】図２は典型的なマルチプロセッサシステム
のシステム構成図で、１００はプロセッサバスとシステ
ムバス間の変換を行なうバスコンバータ、１０１、１０
２、１０３はマルチ対応のプロセッサモジュール、１０
４はメインメモリ、１０５、１０６はＩ／Ｏ（入出力装
置）、１０７はシステムバスとＩ／Ｏバス間の変換を行
なうバスコンバータ、１０８はマルチプロセッサ対応の
プロセッサバス、１０９はアドレスとデータが多重化さ
れたシステムバス、１１０はＩ／Ｏバスである。

【０００４】このようなシステムにおいては、プロセッ
サ１０１〜１０３のメインメモリ１０４に対するアクセ
ス、いかに高速化するかが、システム性能向上のために
は重要である。

【０００５】このようなシステムにおいて、バースト転
送モードを効率的に使用する手段としては、特開平２−
１２３５８号公報や特開平２−２７８３６２号公報に示
されるような方法がある。

【０００６】

【発明が解決しようとする課題】上記のようにシステム
バスにおいては、多くの場合、バスのピン数を低減する
ために、アドレスとデータを多重化（マルチプレクス）
することが不可欠になっている。この場合、アクセスの
高速化やバス使用効率の向上にはバースト転送が有効で
あり、ＤＭＡ（ダイレクトメモリアクセス）等では多用
されている。

【０００７】本発明の目的は、プロセッサが行うＩ／Ｏ
アクセスで連続アドレスにアクセスする場合に、バース
ト転送モードを用いることを可能にし、アクセスの高速
を図ることである。

【０００８】本発明の他の目的は、プロセッサが行うＩ
／Ｏアクセスで連続アドレスにアクセスする場合に、バ
ースト転送モードを用いることを可能にし、システムバ
スの占有する期間を短くし、システムバスのバス使用効
率を向上させることである。

【０００９】本発明の更なる目的は、プロセッサが行う
連続アドレスＩ／Ｏアクセスをバースト転送モードに変
換する手段を有するシステムであって、プロセッサが行
うＩ／Ｏアクセスで連続アドレスにアクセスする場合
に、変換の有無の２つのモードを有効に使い分けること
により処理効率を向上させることにある。

【００１０】本発明の更なる他の目的は、プロセッサが
行う連続アドレスＩ／Ｏアクセスをバースト転送モード
に変換する手段を有するシステムであって、マルチプロ
セッサシステムを構築した場合、変換のモードを有効に
使い、処理効率を向上させる手段を提供することにあ
る。

【００１１】本発明の他の更なる目的は、プロセッサが
行うＩ／Ｏアクセスで連続アドレスにアクセスする場合
に、バースト転送モードを効率よく用いることを可能と
し、システムバスの占有する期間を短くし、システムバ
スのバス使用効率を向上させることである。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明においては、プロセッサバス側からシステム
バスに対する単発のＩ／Ｏアクセス要求を溜め込むバッ
ファを設け、それらのアクセス先が連続アドレスである
場合、それらをバースト転送（ブロック転送）に変換し
てシステムバスにアクセスする手段を設ける。そして、
単発のＩ／Ｏアクセスをバースト転送（ブロック転送）
に変換してシステムバスに対して起動をかけるかどうか
の判定方法として、プロセッサからバスコントローラに
起動がかかったアクセスのアドレスが連続アドレスであ
る場合、それらをバースト転送（ブロック転送）に変換
してシステムバスにアクセスする。

【００１３】さらに本発明においては、上記他の目的を
達成するために、次の手段をつけ加える。

【００１４】（１）、単発のＩ／Ｏアクセス要求が溜ま
るまでシステムバスへのアクセスを待つか、単発のＩ／
Ｏアクセスとしてシステムバスにアクセスするかの判定
条件として、バスコントローラ内部のコントロールレジ
スタにバースト転送の回数分のデータが溜るまで、単発
のＩ／Ｏアクセスを行わせず、データが溜った時点でシ
ステムバスに対してバースト転送の起動をかけることを
指定するビットを設ける。また、これに加えて、あまり
長時間Ｉ／Ｏアクセス要求が溜まるのを待ちすぎること
による性能低下を防ぐため、監視用のタイマも合わせて
設ける。

【００１５】（２）、マルチプロセッサシステムを構築
した場合、プロセッサバスのバスアービタに、（１）の
データが溜ってからシステムバスに対してバースト転送
の起動をかけることを指定するビットがセットされた場
合、バースト転送の回数分のデータが溜るまでこのビッ
トをセットしたプロセッサのみに、プロセッサバスのバ
ス権を与える手段を設ける。さらに、プロセッサに対し
て割込み要求が生じた場合や、プログラムのスイッチが
起こって、アドレスが連続しなくなった場合、自動的に
本ビットをクリアし通常のモードに戻る手段を設ける。

【００１６】

【作用】これにより、単発でシステムバスに出ていくＩ
／Ｏアクセスのうち、アドレスが連続したアクセスに関
して、バースト転送モードを用いることが可能となり、
単発のＩ／Ｏアクセスでは毎回出力していたアドレスサ
イクルを一度のブロック転送につき一回出力すれば良く
なるため、アクセスの高速化が図れることに加え、同じ
量のデータ転送をする場合のバス占有時間を短くするこ
とができ、バスの使用効率も向上する。さらに、アービ
トレーションのオーバヘッドによる性能低下も防ぐこと
ができる。

【００１７】又、単発でシステムバスに出ていくＩ／Ｏ
アクセスのうち、アドレスが連続したアクセスに関し
て、バースト転送モードを用いることがソフトウェアか
ら選択的に可能となり、単発のＩ／Ｏアクセスでは毎回
出力していたアドレスサイクルを１度のブロック転送に
つき１回出力すれば良くなるため、アクセスの高速化が
図れることに加え、同じ量のデータ転送をする場合のバ
ス占有時間を短くすることができ、バスの使用効率も向
上する。アービトレーションの回数も、例えば４回から
１回に減少し、アービトレーションのオーバヘッドによ
る性能低下も防ぐことができる。また、データが溜って
からシステムバスに対してバースト転送の起動をかける
ことを指定するビットは、連続アドレスに対してＩ／Ｏ
アクセスが起こることをあらかじめ把握しているソフト
ウェアが管理するため、例えば、Ｉ／Ｏアクセスの間隔
が非常に長い場合などに、単発のＩ／Ｏアクセスとして
システムバスにアクセスした方が逆に速いなどという処
理効率の低下を防ぐことができる。

【００１８】更に、マルチプロセッサシステムを構築し
た場合、プロセッサバスのバスアービタに、データが溜
ってからシステムバスに対してバースト転送の起動をか
けることを指定するビットがセットされたとき、バース
ト転送の回数分のデータが溜るまでこのビットをセット
したプロセッサのみに、プロセッサバスのバス権を与え
ることで、プロセッサの切り替えによるモード変換の効
率低下を防ぐことができる。さらに又、プロセッサに対
して割込み要求が生じた場合、自動的に通常のモードに
戻ることで、応答性のよい割込み処理が可能となる。ま
た、アドレスが連続しなくなった場合、自動的に本ビッ
トをクリアし通常のモードに戻る手段を設けることで、
プログラムのスイッチに対しても柔軟な対応が可能とな
る。

【００１９】

【実施例】以下、図１から図６により、本発明の第１の
実施例について説明する。第１の実施例は、従来例で説
明した図２のシステム構成におけるバスコンバータ１０
０の新規な構成を示したもので、図１は、本発明のバス
コンバータ１００の詳細ブロック図である。２はプロセ
ッサバス１０８のバス使用権を調停するバスアービタ、
３はプロセッサバス制御部、４は４段分のＩ／Ｏライト
バッファのアドレス部、５はＩ／Ｏライトバッファのデ
ータ部、６は４段分のＩ／Ｏリードバッファのアドレス
部、７はＩ／Ｏリードバッファのデータ部、８はプロセ
ッサバス１０８からの入力ラッチ、９はプロセッサバス
への出力ラッチ、１０、１１はライトまたはリードアク
セスアドレスが連続アドレスかどうかを判定するコンパ
レータ、１２はプロセッサがプロセッサバス１０８を介
して直接ライトアクセスできるバスコンバータ１００内
のコントロールレジスタ群、１３はバーストＩ／Ｏアク
セス制御用コントロールレジスタ、１４はコントロール
レジスタ１３内のバーストＩ／Ｏアクセス指定ビット、
１５はタイマ、１６は割込み制御部、１７はシステムバ
ス制御ブロック、１８はシステムバス信号制御部、１９
はＩ／Ｏアクセス制御部、２０は単発Ｉ／Ｏアクセス制
御部、２１はバーストＩ／Ｏアクセス制御部、２２はシ
ステムバスアクセス用アドレスラッチ、２３はシステム
バスへの出力データラッチ、２４はシステムバスからの
入力データラッチ、２５は論理和ゲート、２６、２７、
２８はインバータ、２９、３０はセレクタである。

【００２０】又、３１はプロセッサバス上にあるプロセ
ッサに対する割込み要求信号、３２はプロセッサバスの
アービトレーション信号、３３はプロセッサバス制御信
号、３４はプロセッサバス１０８の多重化されたアドレ
ス／データバス、３５はコントロールレジスタ１３内の
バーストＩ／Ｏアクセス指定ビット１４の出力でバース
トＩ／Ｏアクセス指定信号、３６はバーストＩ／Ｏアク
セス指定ビット１４のクリアおよびタイマ１５のリセッ
ト信号、３７はバーストＩ／Ｏアクセス制御信号、３８
はシステムバス１０９からの割込み要求信号、３９はシ
ステムバス制御信号、４０はシステムバス１０９の多重
化されたアドレス／データバス、４１、４２はライトま
たはリードアクセスアドレスが連続アドレスであること
を示すアドレスヒット信号、４３はシステムバスからの
割込みによるバーストＩ／Ｏアクセスのキャンセル信
号、４４はタイマ１５のオーバフローによるバーストＩ
／Ｏアクセスのキャンセル信号、４５は内部制御信号で
ある。

【００２１】まず、本実施例におけるＩ／Ｏリード、ラ
イト動作について説明する。通常のアクセス、すなわ
ち、コントロールレジスタ１３内のバーストＩ／Ｏアク
セス指定ビット１４の値が、”０”（初期値は０）の場
合、プロセッサ１０１〜１０３内のあるプロセッサがＩ
／Ｏライト動作を起動すると、バーストＩ／Ｏアクセス
指定信号３５が偽になっているため、バーストＩ／Ｏア
クセス制御部２１は作動せず、そのかわり単発Ｉ／Ｏア
クセス制御部２０が働き、システムバスに対し、単発の
Ｉ／Ｏリード、ライトが起動される。一方、あるプロセ
ッサが連続するアドレスに対してＩ／Ｏリード、ライト
を行ない、かつバーストアクセスに変換させたい場合、
あらかじめコントロールレジスタ１３内のバーストＩ／
Ｏアクセス指定ビット１４の値を”１”にセットしてお
く。ここで、バスコンバータ１００内のコントロールレ
ジスタ群１２のアクセス方法は、プロセッサが出力した
アドレスおよびデータをアドレス／データバス３４、入
力ラッチ８を介して取り入れ、そのアドレスがバスコン
バータ１００内のコントロールレジスタ群１２に割り付
けられたアドレスであった場合に、アクセスデータをコ
ントロールレジスタ群１２の内部に取り込むという制御
を行う。

【００２２】さて、バーストＩ／Ｏアクセス指定信号３
５が真になっているため、単発Ｉ／Ｏアクセス制御部２
０のかわりにバーストＩ／Ｏアクセス制御部２１が作動
し、ライトの場合なら、Ｉ／Ｏライトバッファのアドレ
ス部４およびデータ部５に４回分のアクセスを溜め込ん
だのち、システムバス１０９に対し、バーストＩ／Ｏモ
ードでライトアクセスを起動することができる。

【００２３】このとき、本実施例においては、いくつか
の条件により、バーストＩ／Ｏアクセスをキャンセルで
きるようにしてある。まず第一に、Ｉ／Ｏアクセスの間
隔が開き過ぎることによる性能低下を防ぐため、タイマ
１５による監視を行なっている。タイマの設定値を超え
た場合、タイマ１５のオーバフローによるバーストＩ／
Ｏアクセスのキャンセル信号４４により、強制的にアク
セス指定ビット１４をクリアして溜っていたアクセス要
求を単発Ｉ／Ｏアクセスとしてシステムバスに吐き出す
という制御を行なう。タイマ１５のクリア等の条件を図
６のフローチャートに示す。

【００２４】バーストアクセス変換モードを行う場合、
まず６０１の開始直後には、６０２のようにタイマは停
止状態である。６０３でバーストＩ／Ｏアクセス指定ビ
ット１４がセットされたことを検出した場合、６０４で
タイマをカウントアップ状態にする。この直後、６０５
でタイマをクリアし６０６で、”０”からカウントアッ
プを開始させる。この後は、６０７のように常に割込み
またはタイムアウトが生じないかどうかを監視する。６
０８では、後で説明する図４における一連の制御と同様
に、アクセスがあった場合、単発Ｉ／Ｏアクセスせずに
バッファに溜め込む。そして、そのアドレスが連続アド
レスか否かを判定しする。連続アドレスでない場合に
は、それまでに溜め込んだアクセスはすべて単発Ｉ／Ｏ
アクセスとして吐き出し、バーストＩ／Ｏアクセス指定
ビット１４を自動的にクリアして通常状態に戻り、連続
アドレスの場合には、溜め込んだアクセス回数が４回に
達してから、６０９でバーストＩ／Ｏアクセスに変換
し、実行する。割込みまたはタイムアウトが生じた場
合、それまでに溜め込んだアクセスはすべて単発Ｉ／Ｏ
アクセスとして吐き出し、バーストＩ／Ｏアクセス指定
ビット１４を自動的にクリアし、６０２に遷移して、バ
ーストＩ／Ｏアクセス指定ビット１４がセットされる前
の通常状態に戻る。

【００２５】これにより、バーストアクセス変換モード
で、なかなかデータが溜らずに逆に性能低下を招くこと
を防止することができる。

【００２６】２番目は、割込みによるバーストＩ／Ｏア
クセスのキャンセルである。システムバスから割込み要
求があった場合、できるだけ速く、割込み処理を行なわ
なければならない。そこで、システムバスからの割込み
によるバーストＩ／Ｏアクセスのキャンセル信号４３に
より強制的にアクセス指定ビット１４をクリアできるよ
うにして、溜っていたアクセス要求を単発Ｉ／Ｏアクセ
スとしてシステムバスに吐き出すという制御を行なわせ
る。３番目は、プロセススイッチなどによってアドレス
が不連続になる場合である。これに対しては、ライトま
たはリードアクセスアドレスが連続アドレスかどうかを
判定するコンパレータ１０、１１により常にアドレスを
監視しておき、アドレスが不連続となって時点で、強制
的にアクセス指定ビット１４をクリアして、溜っていた
アクセス要求を単発Ｉ／Ｏアクセスとしてシステムバス
に吐き出すという制御を行なう。これらの一連の動作の
遷移図を図３に示す。同図において、、、、は
Ｉ／ＯライトバッファまたはＩ／Ｏリードバッファのア
ドレス部のＦＩＦＯ（ファーストイン・ファーストアウ
ト）で、が最初に溜め込まれたもので、最初に吐き出
される。また、動作をフローチャートにしたものは図４
に示す。

【００２７】バーストアクセス変換モードを行う場合、
まず４０１の開始直後に４０２でバーストＩ／Ｏアクセ
ス指定ビット１４をセットする。この後は、４０３のよ
うに常に割込みまたはタイムアウトが生じないかどうか
を監視する。割込みまたはタイムアウトが生じた場合、
４１０に遷移して、それまでに溜め込んだアクセスはす
べて単発Ｉ／Ｏアクセスとして吐き出し、４１１でバー
ストＩ／Ｏアクセス指定ビット１４を自動的にクリア
し、４１２で終了し通常状態に戻る。もし４０４で判定
し、アクセスがあった場合、単発Ｉ／Ｏアクセスせずに
４０５でバッファに溜め込む。そして、そのアドレスが
連続アドレスか否かを４０６で判定しする。連続アドレ
スでない場合には、４１０に遷移して、それまでに溜め
込んだアクセスはすべて単発Ｉ／Ｏアクセスとして吐き
出し、４１１でバーストＩ／Ｏアクセス指定ビット１４
を自動的にクリアし、４１２で終了し通常状態に戻る。
連続アドレスの場合には、４０７で溜め込んだアクセス
回数が４回に満たなければ、４０３に遷移し、溜め込ん
だアクセス回数が４回に達すれば、４０８でバーストＩ
／Ｏアクセスに変換し、実行する。その後、プロセッサ
によりバーストＩ／Ｏアクセス指定ビット１４がクリア
されたかどうかを４０９で判定し、クリアされていなけ
れば４０３に戻り、上記の一連の動作を繰り返す。プロ
セッサによりバーストＩ／Ｏアクセス指定ビット１４が
クリアされていれば４１２で終了し通常状態に戻るとい
う制御を行う。

【００２８】プロセッサバスのアービトレーションに関
しては、バーストＩ／Ｏアクセス指定ビット１４がある
プロセッサによりセットされた場合、プロセッサバスア
ービタ２は、そのプロセッサにバーストＩ／Ｏアクセス
を行なわせるために、タイムアウト、割込み、プロセス
スイッチによるミスヒットなどによって、自動的にバー
ストＩ／Ｏアクセス指定ビット１４がクリアされるま
で、バーストＩ／Ｏアクセス指定ビット１４をセットし
たプロセッサ以外にバスの使用権を渡さないという制御
を行なう。

【００２９】このときのバスアービタの動作を図５のフ
ローチャートに示す。マルチプロセッサシステムにおい
てバーストアクセス変換モードを行う場合、まず５０１
の開始直後に５０２でバーストＩ／Ｏアクセス指定ビッ
ト１４をセットする。この後は、マルチプロセッサバス
１０８上で、５０２でバーストＩ／Ｏアクセス指定ビッ
ト１４をセットしたプロセッサにバス権を固定、すなわ
ち、バーストＩ／Ｏアクセス指定ビット１４をセットし
たプロセッサ以外にバス権を与えないようにマルチプロ
セッサバス１０８のアービトレーション制御を変更す
る。５０４では、図４における一連の制御と同様に、ア
クセスがあった場合、単発Ｉ／Ｏアクセスせずにバッフ
ァに溜め込む。そして、そのアドレスが連続アドレスか
否かを判定しする。連続アドレスでない場合には、それ
までに溜め込んだアクセスはすべて単発Ｉ／Ｏアクセス
として吐き出し、バーストＩ／Ｏアクセス指定ビット１
４を自動的にクリアして通常状態に戻り、連続アドレス
の場合には、溜め込んだアクセス回数が４回に達してか
ら、５０６でバーストＩ／Ｏアクセスに変換し、実行す
る。この間、常に、５０５で割込みまたはタイムアウト
が生じないかどうかを監視する。割込みまたはタイムア
ウトが生じた場合、５０７に遷移して、それまでに溜め
込んだアクセスはすべて単発Ｉ／Ｏアクセスとして吐き
出し、バーストＩ／Ｏアクセス指定ビット１４を自動的
にクリアし、５０２でバーストＩ／Ｏアクセス指定ビッ
ト１４をセットしたプロセッサに固定していたバス権を
解放した後、５０８で終了し通常状態に戻る。

【００３０】次に、図７および図８を用いて、本発明の
第２の実施例について説明する。本実施例は、図８に示
すように第１の実施例のメインメモリ１０４をメモリバ
ス１１２を介してバスコンバータ１１１に直結させ、プ
ロセッサのメインメモリアクセスおよびシステムバス上
にあるＩ／ＯからのＤＭＡ（ダイレクトメモリアクセ
ス）転送の効率化を図った構成になっている。本出願人
は先にこのシステム構成を特願平２−１４４３０１号、
「情報処理装置用バスシステム」として出願した。

【００３１】図７は、本実施例のバスコンバータ１１１
の詳細ブロック図で、５２は４段分のメインメモリ（Ｍ
Ｍ）ライトバッファのアドレス部、５３はメインメモリ
（ＭＭ）ライトバッファのデータ部、５４は４段分のメ
インメモリ（ＭＭ）リードバッファのアドレス部、５５
はメインメモリ（ＭＭ）リードバッファのデータ部、５
６はメモリバスからの入力データラッチ、５７はメモリ
バスへの出力データラッチ、５８はメモリバスアクセス
用アドレスラッチ、５９はメインメモリ制御部、６０は
ＤＭＡコントローラ、６１、６２、６３、６４はセレク
タ、６５はＤＭＡ時のメインメモリ制御部制御信号、６
６はＤＭＡ時のシステムバス制御部制御信号、６７はＤ
ＭＡ時のシステムバスのアドレス、６８はＤＭＡ時のメ
モリバスのアドレス、６９はメモリバス上のデータバ
ス、７０はメモリバス制御信号、７１はメモリバス上の
アドレスバスである。こちらも、メインメモリをバスコ
ンバータ１１１に直結させ、プロセッサのメインメモリ
アクセスおよびシステムバス上にあるＩ／ＯからのＤＭ
Ａ転送の効率化を図った構成になっている以外は第１の
実施例と全く同様の制御を行なう。

【００３２】本実施例においては、バーストアクセス変
換モードでＩ／Ｏアクセスをバッファに溜め込んでいる
最中でも、プロセッサとメモリの間の転送、Ｉ／Ｏとメ
モリの間の転送が可能になり、第１の実施例よりもデー
タの処理効率がより向上するという効果がある。

【００３３】

【発明の効果】以上詳述してきた本発明によれば、単発
でシステムバスに出ていくＩ／Ｏアクセスのうち、アド
レスが連続したアクセスに関して、データが溜ってから
システムバスに対してバースト転送の起動をかけること
を指定するビットを設けたことにより、ソフトウェアに
より選択的にバースト転送モードを用いることが可能と
しなり、単発のＩ／Ｏアクセスでは毎回出力していたア
ドレスサイクルを１度のブロック転送につき１回出力す
れば良くなるため、アクセスの高速化が図れることに加
え、同じ量のデータ転送をする場合のバス占有時間を短
くすることができ、バスの使用効率も向上する。これ
は、例えば、Ｉ／Ｏアクセスの間隔が非常に長い場合な
どに、単発のＩ／Ｏアクセスとしてシステムバスにアク
セスした方が逆に速いなどという処理効率の低下を防ぐ
という効果がある。更に、アービトレーションの回数も
減少し、アービトレーションのオーバヘッドによる性能
低下も防ぐことができ、バスの使用効率も向上するとい
う効果がある。また、マルチプロセッサシステムを構築
した場合、プロセッサバスのバスアービタに、データが
溜ってからシステムバスに対してバースト転送の起動を
かけることを指定するビットがセットされたとき、バー
スト転送の回数分のデータが溜るまでこのビットをセッ
トしたプロセッサのみに、プロセッサバスのバス権を与
えることで、プロセッサの切り替えによるモード変換の
効率低下を防ぐことができる。一方、プロセッサに対し
て割込み要求が生じた場合、自動的に通常のモードに戻
ることで、応答性のよい割込み処理ができるという効果
がある。また、アドレスが連続しなくなった場合、自動
的に本ビットをクリアし通常のモードに戻る手段を設け
ることで、プログラムのスイッチに対しても柔軟な対応
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例のバスコンバータの詳細
ブロック図。

【図２】本発明の第１の実施例のシステム構成図。

【図３】本発明の第１の実施例の動作遷移図。

【図４】本発明の第１の実施例の動作フローチャート。

【図５】本発明の第１の実施例のプロセッサバスアービ
タの動作フローチャート。

【図６】本発明の第１の実施例のタイマの動作フローチ
ャート。

【図７】本発明の第２の実施例のバスコンバータの詳細
ブロック図。

【図８】本発明の第２の実施例のシステム構成図。

【図９】バーストアクセスのタイミングチャート。

【符号の説明】

１００…バスコンバータ、 ２…プロセッサバスアービタ、 ３…プロセッサバス制御部、 ４…Ｉ／Ｏライトバッファのアドレス部、 ５…Ｉ／Ｏライトバッファのデータ部、 ６…Ｉ／Ｏリードバッファのアドレス部、 ７…Ｉ／Ｏリードバッファのデータ部、 ８…プロセッサバスからの入力ラッチ、 ９…プロセッサバスへの出力ラッチ、 １０、１１…コンパレータ、 １２…コントロールレジスタ群、 １３…バーストＩ／Ｏアクセス制御用コントロールレジ
スタ、 １４…バーストＩ／Ｏアクセス指定ビット、 １５…タイマ、 １６…割込み制御部、 １７…システムバス制御ブロック、 １８…システムバス信号制御部、 １９…Ｉ／Ｏアクセス制御部、 ２０…単発Ｉ／Ｏアクセス制御部、 ２１…バーストＩ／Ｏアクセス制御部、 ２２…システムバスアクセス用アドレスラッチ、 ２３…システムバスへの出力データラッチ、 ２４…システムバスからの入力データラッチ、 ２５…論理和ゲート、 ２６、２７、２８…インバータ、 ２９、３０…セレクタ、 ３１…プロセッサに対する割込み要求信号、 ３２…プロセッサバスのアービトレーション信号、 ３３…プロセッサバス制御信号、 ３４…プロセッサバスのアドレス／データバス、 ３５…バーストＩ／Ｏアクセス指定信号、 ３６…バーストＩ／Ｏアクセス指定ビットクリアおよび
タイマリセット信号、 ３７…バーストＩ／Ｏアクセス制御信号、 ３８…割込み要求信号、 ３９…システムバス制御信号、 ４０…システムバスのアドレス／データバス、 ４１、４２…アドレスヒット信号、 ４３…バーストＩ／Ｏアクセスのキャンセル信号、 ４４…タイマによるバーストＩ／Ｏアクセスのキャンセ
ル信号、 ４５…内部制御信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 金子 誠司 神奈川県川崎市麻生区王禅寺1099番地株 式会社日立製作所システム開発研究所内 (72)発明者 源馬 英明 神奈川県海老名市下今泉810番地株式会 社日立製作所オフィスシステム設計開発 センタ内 (72)発明者 岡澤 宏一 神奈川県横浜市戸塚区吉田町292番地株 式会社日立製作所マイクロエレクトロニ クス機器開発研究所内 (72)発明者 篠崎 雅継 神奈川県海老名市下今泉810番地株式会 社日立製作所オフィスシステム設計開発 センタ内 (56)参考文献 特開 平２−12358（ＪＰ，Ａ) 特開 昭64−76256（ＪＰ，Ａ) 特開 昭63−85955（ＪＰ，Ａ) 特開 昭60−151769（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/38 320 G06F 13/36 310 G06F 13/36 520

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも１つ以上のプロセッサが接続さ
   れているプロセッサバスと、 入出力装置が接続され、アドレスとデータが多重化され
   たマルチプレクスバスであるシステムバスと、 該プロセッサバスと該システムバスに接続されたバスコ
   ンバータとを有し、該バスコンバータは前記入出力装置
   に対するアクセス要求に対応するアクセスアドレスおよ
   びデータを格納するバッファと、該バッファに格納され
   ている前記アクセスアドレスが連続アドレスであるかど
   うかを判定する手段と、前記アクセス要求についてバー
   スト転送で前記システムバスにアクセスする手段と、前
   記アクセスアドレスが前記バッファに格納されている時
   間を検知する手段とを備え、 前記アクセス手段は、前記判定する手段が前記バッファ
   に格納されている前記アクセスアドレスが連続アドレス
   であることを判定した場合、前記システムバスにバース
   ト転送でアクセスし、前記検知手段が前記アクセスアド
   レスが前記バッファに格納されている時間が予め定めた
   時間以上であることを検知した場合、前記アクセス要求
   について単発アクセスで前記システムバスにアクセスす
   ることを特徴とするバス制御システム。
2. 【請求項２】前記バスインタフェースは前記プロセッサ
   バスに接続されたコントロールレジスタを有し、 前記アクセスする手段は、該コントロールレジスタ内に
   設けられたバーストＩ／Ｏアクセス指定ビットに応じ
   て、前記アクセス要求についてバースト転送で前記シス
   テムバスにアクセスすることを特徴とする請求項１記載
   のバス制御システム。
3. 【請求項３】前記アクセスする手段は、格納されている
   前記アドレスとは不連続のアドレスを前記単発アクセス
   要求として前記システムバスにアクセスすることを特徴
   とする請求項１記載のバス制御システム。
4. 【請求項４】前記判定する手段は、さらに前記データも
   しくは前記アドレスが前記バッファに格納されている個
   数を判定し、 前記アクセスする手段は、前記データもしくは前記アド
   レスが前記バッファに予め定められた所定数格納され、
   前記格納されている前記アドレスが連続アドレスの場合
   に、バースト転送での前記システムバスへのアクセスを
   実行することを特徴とする請求項１から３のいずれか記
   載のバス制御システム。
5. 【請求項５】少なくとも１つ以上のプロセッサが接続さ
   れているプロセッサバスと、入出力装置が接続されるシ
   ステムバスと、前記プロセッサバスと前記システムバス
   とに接続されるバスコンバータとを備えた情報処理シス
   テムにおけるバス制御方法であって、 該システムバスは、アドレスとデータが多重化されたマ
   ルチプレクスバスであり、 該プロセッサと該システムバスとに接続されたバッファ
   に、少なくとも該入出力装置へのアクセス要求に対応す
   るアクセスアドレス及びデータを格納し、 前記データもしくは前記アドレスが前記バッファに格納
   されている時間を計測し、前記計測された時間が予め定
   めた時間以下の場合であって、且つ、該アドレスが連続
   アドレスである場合、前記アクセス要求についてバース
   ト転送にて前記システムバスにアクセスし、 前記計測された時間が予め定めた時間以上の場合、前記
   アクセス要求について単発転送にて前記システムバスに
   アクセスすることを特徴とするバス制御方法。