JP2000029824A - 階層型バスシステムとバス変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 非スプリット型の高速バスと低速バスをバス
変換装置で結合して階層型バスシステムを構成し、かつ
高速バスのバスの使用効率を低下させないようにする。 【解決手段】 リトライ応答のオーバーヘッドよりアク
セス時間が長いＩ／Ｏ装置のアドレスを内部レジスタ１
０に記憶しておき、アドレス比較器（Ａ）９でアクセス
アドレスと内部レジスタ１０に記憶したアドレスの１つ
とが一致し、かつそのアクセスがリードのとき、システ
ムバス（Ｂ）インターフェイス１６はそのアクセスを開
始すると同時にシステムバス（Ａ）インターフェイス７
はリトライ応答をバスマスタへ返し、システムバス
（Ａ）１００を一旦開放させる。そしてバスマスタから
のリトライアクセス時に当該アクセスの終了が返ってい
たらバスマスタへ終了を知らせることで、長いアクセス
時間を有するＩ／Ｏ装置のアクセス中にシステムバス
（Ａ）に対し他のアクセスを可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、階層型バスシステ
ムとそのバス変換装置に係り、とくに高速バスを有効利
用できるようにした階層型バスシステムとそのバス変換
装置に関する。

【０００２】

【従来の技術】ＣＰＵの処理能力の向上に伴い、ＣＰＵ
と周辺装置を接続するためのバスの性能向上も求められ
る。このため、新規のＣＰＵとシステムバスの開発が行
われる一方、新規のシステムバスに対応した周辺装置の
開発も必要となる。しかし、新たなシステムバスを採用
した場合、これまで用いられてきた従来バス接続用のイ
ンターフェイスを有する開発済みの周辺装置を利用する
ことができなくなる。また、従来バス用に開発済みの周
辺装置の中には、高速なデータ転送可能なバスは必要で
はなく、従来のバスで十分な処理を行えるものもある。
更に、従来バス用の周辺装置は生産数の効果により、安
価に製作できる場合が多い。

【０００３】そこで、アドレス、データ、ビット幅等の
変換接続を行うバス変換装置により、新規開発のシステ
ムバスと従来のシステムバスを接続することで、新規開
発のＣＰＵおよび周辺装置と従来システムバスの周辺装
置によるデータ処理システムを構築し、開発費と製造費
を低くするようにした階層型バスシステムが開発されて
いる。図２は、そのような階層型バスシステムの例を示
すもので、高速のシステムバス（Ａ）１００にはＣＰＵ
（Ａ）１、ＣＰＵ（Ｂ）２及びＩ／Ｏ装置（Ａ）３が接
続され、既開発の低速なシステムバス（Ｂ）１０１には
Ｉ／Ｏ装置（Ｂ）５とＩ／Ｏ装置(C)６が接続されてい
る。そして、この二つのバス１００、１０１はバス変換
装置４により接続されている。

【０００４】

【発明が解決しようとする課題】図２のようなバス変換
装置により構築されたデータ処理システムでは、システ
ムバス（Ａ）１００上の１つのＣＰＵがシステムバス
（Ｂ）１０１上のどれかのＩ／Ｏ装置にアクセスを行う
場合、そのアクセスがライトアクセスであれば、バス変
換装置４にデータバッファを設けてそこへライトデータ
をシステムバス（Ａ）１００経由で書き込み、その後の
システムバス（Ｂ）１０１を介しての当該Ｉ／Ｏ装置へ
のライト動作をバス変換装置４の管理下で行うようにす
れば、システムバス（Ａ）１００の当該ＣＰＵによる長
時間の占有は避けられる。しかし、Ｉ／Ｏ装置へのアク
セスがリードアクセスの場合は、そのリードアクセス終
了までＣＰＵによるシステムバス（Ａ）１００の占有状
態が続いてしまう。

【０００５】例えば図３に示したように、ＣＰＵ（Ａ）
１がＩ／Ｏ装置（Ｂ）５にリードアクセスを行う場合、
システムバス（Ａ）１００を占有し、バス変換装置４を
介して、システムバス（Ｂ）１０１を占有してＩ／Ｏ装
置（Ｂ）５にアクセスを行う。こうしてＣＰＵ（Ａ）１
の両バスの占有は、Ｉ／Ｏ装置（Ｂ）５が終了応答を返
すまで続く。この両バス占有時間の大部分は低速なＩ／
Ｏ装置（Ｂ）５の応答時間で占められる。このため、Ｃ
ＰＵ（Ａ）１のＩ／Ｏ装置（Ｂ）５へのアクセス中に、
ＣＰＵ（Ｂ）２から高速なＩ／Ｏ装置（Ａ）３にアクセ
ス要求が発生しても、このアクセスはＣＰＵ（Ａ）１の
アクセス終了まで待ちの状態となる。このためシステム
バス（Ａ）１００の使用効率が低下し、これはシステム
バス（Ｂ）１０１上でアクセス開始からアクセス終了応
答を返すまでの時間が長いＩ／Ｏ装置がある場合に顕著
となる。

【０００６】このような階層型バスシステムでの高速バ
スの使用効率低下をなくす方法の１つに、バスのプロト
コルにおけるアクセス起動サイクルと応答サイクルを分
割したスプリット型のバスをシステムバスに用いる方法
があり、特開平６−１４９７３０号にて一例として開示
されている。ところが、近年のオープンアーキテクチャ
ーの流れにより、標準化されたバスを採用することが多
くなっており、代表的なシステムバスとして非スプリッ
ト型のＰＣＩバスが挙げられる。このような標準化され
たシステムバスを採用する理由は、その仕様に適合した
バスインターフェイス用ＬＳＩ等の部品が既に製品化さ
れており、その部品を大量に、かつ安価に入手すること
ができ、更に開発の工数も削減できるためである。従っ
てバス使用効率の良いスプリット型のシステムバスであ
っても、標準化の進んでいないバスを採用することが得
策とは限らない。

【０００７】また、特願平９−７３４３０号には、この
問題に対処するためのバスアービタによる制御方法が開
示されている。これは、図２のようなシステムで、バス
変換装置が新たなアクセスを受け付けられない状態とな
っているときにアクセスが発生すると、図示を省略した
バスアービタを調べ、バス変換装置経由で低速バス側へ
のアクセスでない場合にはそのアクセスを受け付けて使
用権を与えるようにしたものである。この方法による
と、高速バス間の、例えばＣＰＵ間、あるいはＣＰＵと
メモリ間のデータ転送が低速Ｉ／Ｏアクセスにより待た
されることはなくなり、高速バスの使用効率が向上す
る。しかしこの方法では、バス変換装置が低速バスへの
新たなアクセス受付が可能か否かをバスアービタに知ら
せるための制御線を必要とし、とくにバスアービタがバ
ス変換装置と別に設けられている場合にはこの制御線を
バスに付加する必要があった。

【０００８】本発明の目的は、特別な制御線の配置を必
要とせず、かつ高速バスを有効利用できるようにした既
存の非スプリット型の高速バスとＩ／Ｏ等を接続した低
速バスをバス変換装置で結合した階層型バスシステム
と、そのためのバス変換装置を提供することにある。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、リトライ機能を備えた第１バスと該第
１バスより低速で少なくともＩ／Ｏ装置を接続した第２
バスとを接続するためのバス変換装置であって、第２バ
スに接続されたＩ／Ｏ装置の内の指定Ｉ／Ｏ装置のアド
レスをセットするためのアドレスレジスタと、第１バス
からのアクセスアドレスが前記アドレスレジスタにセッ
トされたアドレスの内の１つと一致するかを判定するた
めのアドレス判定手段と、第１バスからのアクセスのト
ランザクションを判定するためのトランザクション判定
手段と、第１バスからのアクセスを受け、そのアクセス
アドレスが前記アドレス判定手段により前記アドレスレ
ジスタにセットされたアドレスの内の１つと一致すると
判定され、かつ前記トランザクション判定手段により当
該アクセスのトランザクションがリードアクセスと判定
されたときに、当該アクセスを発行したバスマスタが第
１バスの占有を解除してリトライアクセスを行うように
指示するリトライ応答を前記バスマスタへ返すためのリ
トライ応答手段と、を備えたことを特徴とするバス変換
装置を提供する。

【００１０】また、本発明は、前記アドレスレジスタに
そのアドレスがセットされるＩ／Ｏ装置が、そのＩ／Ｏ
装置へのリードアクセスに対する処理が終了して終了応
答がリードアクセスを発行したバスマスタへ返されるま
での時間が、前記バスマスタが前記リトライ応答を受け
たのちすぐに第１回目のリトライアクセスを試みてその
リトライ応答が前記バスマスタへ返されるまでの時間よ
りも長いようなＩ／Ｏ装置であることを特徴とするバス
変換装置を提供する。

【００１１】また、本発明は、リトライ機能を備えた第
１バスと該第１バスより低速で少なくともＩ／Ｏ装置を
接続した第２バスとを接続するためのバス変換装置であ
って、第１バスからのアクセスのトランザクションを判
定するためのトランザクション判定手段と、第１バスか
らのアクセスを受け、前記トランザクション判定手段に
より当該アクセスのトランザクションがリードアクセス
と判定されたときに、当該アクセスを発行したバスマス
タが第１バスの占有を解除してリトライアクセスを行う
ように指示するリトライ応答を前記バスマスタへ返すた
めのリトライ応答手段と、を備えたことを特徴とするバ
ス変換装置を提供する。

【００１２】また、本発明は、前記リトライ応答がバス
マスタへ返されたときに、そのときのアクセスアドレス
及びアクセストランザクションを記憶するための記憶手
段と、リトライ応答を受けたバスマスタがリトライアク
セスを行ったとき、当該アドレス及びトランザクション
がともに前記記憶手段に記憶されたアクセスアドレス及
びトランザクションと一致し、かつ当該リトライアクセ
スを受けたときに当該アクセスの対象であるＩ／Ｏ装置
から終了応答が返ってきていた場合に、当該バスマスタ
へ当該アクセスの終了応答を返すための終了応答手段
と、を備えたことを特徴とするバス変換装置を提供す
る。

【００１３】更に、本発明は、上記したバス変換装置に
より第１のバスと第２のバスを接続して構成したことを
特徴とする階層型バスシステムを提供する。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。今、図２に示した階層型バスシステムを考
え、このシステムでバス変換装置４が本発明のバス変換
装置であり、システムバス（Ａ）１００及びシステムバ
ス（Ｂ）１０１はＰＣＩバスであるとする。このバス
は、バスマスタが他の装置にアクセス中はバスを占有す
る仕様のバスである。さらに、システムバス（Ａ）１０
０はＰＣＩバスの仕様にあるリトライ応答の仕様を持っ
ていて、バスマスタがアクセス中の装置からリトライ応
答と呼ばれる応答を受けた場合、一度システムバス
（Ａ）１００を解放し、再び同じアクセス先にアクセス
を行い、このリトライを繰り返している間はそのアクセ
スが終了するまで、必ず同じアクセス先にアクセスし、
他のアクセス先にアクセスすることはない。なお、バス
としては、ここで述べた仕様を持つものであればよく、
必ずしもＰＣＩバスである必要はない。

【００１５】図４は、システムバス（Ａ）１００から見
た階層型バスシステムのアドレスマップを示す。システ
ムバス（Ａ）１００上にあるＣＰＵ（Ａ）１、ＣＰＵ
（Ｂ）２、Ｉ／Ｏ装置（Ａ）３、バス変換装置４は、そ
のアドレスをシステムバス（Ａ）１００上に割り振られ
ている。一方、システムバス（Ｂ）上に接続されたＩ／
Ｏ装置（Ｂ）５、Ｉ／Ｏ装置（Ｃ）６には、バス変換装
置４に割り当てられたシステムバス（Ａ）上のアドレス
領域を割り振ることによって、システムバス（Ａ）１０
０上にそのアドレスが割り振られている。このアドレス
マップ上で、Ｉ／Ｏ装置（Ｂ）５のシステムバス（Ａ）
上のアドレスエリアは、アクセスに長い時間が必要とな
るアドレスエリアであり、ＣＰＵ（Ａ）１、ＣＰＵ
（Ｂ）２からのアクセスに対して、長いアクセス時間を
必要とするものとする。ここで“長いアクセス時間”に
ついては、後にその意味を詳しく述べる。

【００１６】図１は、本発明になるバス変換装置４の構
成例を示すブロック図で、システムバス（Ａ）１００と
のインターフェイスを取るシステムバス（Ａ）インター
フェイス７、バスマスタからのアクセスアドレスを認識
するアドレスデコーダ８、内部レジスタ１０が記憶して
いるアドレスとバスマスタからのアクセスアドレスを比
較するアドレス比較器（Ａ）９、リードアクセスがある
アクセス対象に対して行われたときに、そのアクセスを
行ったバスマスタにリトライ応答を返すアクセス対象の
アドレスエリアを記憶するための内部レジスタ１０、シ
ステムバス（Ａ）からシステムバス（Ｂ）へアドレスを
変換するアドレス変換部１１、システムバス（Ｂ）への
ライト値を保持しておくライトデータ記憶部１２、シス
テムバス（Ｂ）からのリード値を保持するリードデータ
記憶部１３、バス変換装置４がアクセスを行っているシ
ステムバス（Ｂ）のアドレスとシステムバス（Ａ）上の
バスマスタがアクセスをしているシステムバス（Ｂ）の
アドレスを比較するアドレス比較器（Ｂ）１４、バス変
換装置４がシステムバス（Ｂ）にアクセスをしているア
ドレスを保持するアドレス記憶部１５、システムバス
（Ｂ）へのインターフェイスを取るシステムバス（Ｂ）
インターフェイス１６から構成される。

【００１７】図５は、内部レジスタ１０の詳細な構成を
示したもので、リトライアドレスレジスタ１７、動作終
了応答生成部１８、リトライセットレジスタ１７の出力
を選択するセレクタ１９から構成されている。リトライ
セットレジスタ１７は、アドレスを保持するためのフリ
ップフロップで構成されており、アドレスデコーダ８か
らの制御信号４０３によりそのデータの取り込みが制御
される。また、リトライアドレスレジスタ１７に記憶さ
れたアドレスは、セレクタ１９の出力とは別の経路で内
部レジスタ１０の外部にアドレス信号４０４として出力
されており、これはアドレス比較器（Ａ）９へ入力され
る。このリトライアドレスレジスタ１７に対してはシス
テムバス（Ａ）１００上からリード・ライトが可能であ
り、ライト値はＣＰＵ（Ａ）１またはＣＰＵ（Ｂ）２か
ら、バス変換装置４の内部データバス４０２を介して書
き込まれ、リード値はセレクタ１９を介してリトライア
ドレスレジスタ１７の出力から一つだけ選択され、バス
変換装置４の内部データバス４０２に出力されるように
なっている。

【００１８】ここでリトライアドレスレジスタ１７に記
憶させるアドレス値について詳しく説明する。このアド
レス値は、システムバス（Ａ）上のバスマスタからのア
クセスを受けたときに、そのアクセスアドレスがリトラ
イアドレスレジスタ１７に登録されていれば、リトライ
応答をバスマスタに返すアドレス値であり、その対象
は、図４の説明で述べた“長いアクセス時間”を持つＩ
／Ｏ装置等の装置である。そこでここでこの“長いアク
セス時間”について図６を用いて説明する。

【００１９】図６において、ＣＰＵ（Ａ）１からシステ
ムバス（Ｂ）２上のあるＩ／Ｏ装置へ時刻ｔ０にアクセ
スをしたものとする。このアクセスがリトライ応答なし
でバス変換装置４を介してＩ／Ｏ装置に伝わると、Ｉ／
Ｏ装置はそのアクセスのトランザクションに応じた処理
を開始する（時刻ｔ１）。ここでＩ／Ｏ装置がΔ１時間
で終了し、終了応答を返したとすると、その応答は図６
の時刻ｔ２にＣＰＵ（Ａ）に返される。この場合、シス
テムバス（Ａ）１００は時刻ｔ０〜ｔ２の間ＣＰＵ
（Ａ）１により占有される。一方、同じアクセスに対し
てバス変換装置４がリトライ応答を返してＩ／Ｏ装置へ
のアクセスを始めたときは、時刻ｔ３にバス変換装置４
に終了応答が返されている。しかし、ＣＰＵ（Ａ）１が
最初のリトライをリトライ応答受信後に時刻ｔ６にすぐ
出したとしても、それを受け付ける時刻ｔ４の方が応答
到着時刻ｔ３よりも図示のように遅いと、ＣＰＵ（Ａ）
１へ終了応答が到達するのもリトライなしのときの時刻
ｔ２よりも遅い時刻ｔ５となり、ＣＰＵ（Ａ）１による
バス占有時間が長くなってしまう。この場合のように、
Ｉ／Ｏ装置の処理時間Δ１が短く、バス変換装置４がＣ
ＰＵ（Ａ）１にリトライ応答を返さずに、ＣＰＵ（Ａ）
１がシステムバス（Ａ）１００を占有してアクセスを継
続した方がバスマスタのアクセス時間が短い場合には、
そのようなＩ／Ｏ装置のアドレスは内部レジスタ１０の
リトライアドレスレジスタ１７へはセットしない。

【００２０】Ｉ／Ｏ装置の処理時間が図６の時間Δ２の
ように長く、少なくとも１回目のリトライがバス変換装
置４に到着する時刻ｔ４よりも、終了応答が返される時
刻が図６の時刻ｔ７のように後になる場合には、このＩ
／Ｏ装置は“長いアクセス時間”をもつ装置として、そ
のアドレスをリトライアドレスレジスタ１７にセットす
る。以下ではこのアドレスがセットされるのは図２のＩ
／Ｏ装置（Ｂ）５であり、Ｉ／Ｏ装置（Ｃ）６はセット
されないものとする。

【００２１】次に、図７のタイムチャートにより、本発
明のバス変換装置４のリード動作を説明する。今システ
ムバス（Ａ）１００上のＣＰＵ（Ａ）１が、前記の“長
いアクセス時間”をもつＩ／Ｏ装置（Ｂ）５へ、時刻ｔ
０にリードアクセスを発生したとする。これを以下アク
セスＡと呼ぶ。このＩ／Ｏ装置（Ｂ）５へのアクセス
は、バス変換装置４に割り当てられた領域へのアクセス
であるため、バス変換装置４がこのアクセスＡを時刻ｔ
１に受ける。バス変換装置４のアクセスＡの受け付け
は、バス変換装置４の中のシステムバス（Ａ）インター
フェイス７が、システムバス（Ａ）１００からのリクエ
スト信号を受け、システムバス（Ａ）インターフェイス
７が起動することで開始される。

【００２２】システムバス（Ａ）インターフェイス７
は、起動されるとアドレスデコーダ８に起動信号４０５
を出力する。アドレスデコーダ８は、起動信号４０５に
より起動されると、バスマスタのアクセスアドレスか
ら、バス変換装置４の内部レジスタ１０へのアクセス
か、システムバス（Ｂ）１０１上のＩ／Ｏ装置へのアク
セスかをデコードする。このデコード結果が内部レジス
タへのアクセスを示していれば、アドレスデコーダ８は
システムバス（Ａ）インターフェイス７の出力している
トランザクションタイプに応じて、内部レジスタ１０へ
のリードもしくはライト動作を制御信号４０３により起
動する。これは前述したリトライアドレスレジスタ１７
へ“長いアクセス時間”をもつＩ／Ｏ装置のアドレス設
定やその読みだしを行うときの動作である。一方、デコ
ード結果がＩ／Ｏ装置（Ｂ）へのリードアクセスを示し
ているときは、アドレスデコーダ８はシステムバス
（Ｂ）インターフェイス１６に起動信号４０６を出力す
る。以下はこの場合の動作である。

【００２３】起動したシステムバス（Ｂ）インターフェ
イス１６は、制御信号４０７によってアドレス記憶部１
５、トランザクション記憶部２０を制御し、システムバ
ス（Ａ）１００からのアクセスＡのアクセスアドレスと
トランザクションタイプを記憶する。ここでアドレス記
憶部１５に記憶されるアドレスは、アドレス変換部１５
によりシステムバス（Ｂ）１０１上のアドレスに変換さ
れたものである。一方、アドレス比較器（Ａ）９は、シ
ステムバス（Ａ）１００からのアクセスアドレスと内部
レジスタ１０の内のリトライアドレスレジスタ１７が記
憶しているアドレスとを比較し、記憶しているアドレス
の中にシステムバス（Ａ）１００からのアクセスアドレ
スと一致するアドレスがある場合、システムバス（Ａ）
インターフェイス７にアドレスの一致があったことを示
す一致信号４０８を送る。アクセスＡでは一致するの
で、この一致信号４０８を受け取ったシステムバス
（Ａ）インターフェイス７は、アクセスＡがリードアク
セスであるので、ＣＰＵ（Ａ）１にリトライ応答を返
す。このリトライ応答を時刻ｔ２にＣＰＵ（Ａ）１が受
け取ると、この時点で一旦Ｉ／Ｏ装置（Ｂ）５へのアク
セスをやめ、システムバス（Ａ）１００を解放する。シ
ステムバス（Ａ）インターフェイス７によるリトライ応
答の発行とほぼ同時に、システムバス（Ｂ）インターフ
ェイス１６はＩ／Ｏ装置（Ｂ）５に対するリードアクセ
スを開始する。

【００２４】ここで、ＣＰＵ（Ａ）１のＩ／Ｏ装置
（Ｂ）５に対するリードアクセス（アクセスＡ）が開始
された後の時刻ｔ３に、ＣＰＵ（Ｂ）２からＩ／Ｏ装置
（Ａ）３に対するアクセスの要求が発生していたとす
る。これを以下アクセスＢと呼ぶ。このアクセスＢの発
生時刻ｔ３は、最初のリトライ応答でＣＰＵ（Ａ）１に
よるシステムバス（Ａ）１００の占有が解除される時刻
ｔ２より早いとすると、図示を省略したバスコントロー
ラによりＣＰＵ（Ｂ）２は時刻ｔ２直後にバス占有権を
与えられ、Ｉ／Ｏ装置（Ａ）３へのアクセスＢを開始す
ることができる。このアクセスＢの実行中、バス変換装
置４はＩ／Ｏ装置（Ｂ）５に対するアクセスＡを継続し
ているものとする。

【００２５】Ｉ／Ｏ装置（Ａ）３がアクセスＢの処理を
終了すると、ＣＰＵ（Ｂ）２へ終了応答を返す。この応
答がＣＰＵ（Ｂ）２へ時刻ｔ４に到達すると、システム
バス（Ａ）１００が解放されるから、この時刻にＣＰＵ
（Ａ）１はバス変換装置４からリトライ応答で返された
アクセスＡを再開する。即ちアクセスＡをリトライす
る。ＣＰＵ（Ａ）１からアクセスＡを時刻ｔ５に再び受
けたバス変換装置４では、アクセスＡのリクエスト信号
がシステムバス（Ａ）インターフェイス７に入力される
が、この時点でＩ／Ｏ装置（Ｂ）５からの終了応答がま
だ返っていないと、システムバス（Ａ）インターフェイ
ス７はＣＰＵ（Ａ）１からのアクセスＡを継続中で、シ
ステムバス（Ｂ）インターフェイス１６のアクセス終了
信号待ちであるため、システムバス（Ｂ）１０１へのア
クセスを受けず、再びシステムバス（Ａ）１００上のＣ
ＰＵ（Ａ）１にリトライ応答を返す。ＣＰＵ（Ａ）１
は、この２回目のリトライ応答をバス変換装置４から受
けとった時刻ｔ６に再びシステムバス（Ａ）の解放を行
うが、このときシステムバス（Ａ）１００のアクセス要
求を持ったバスマスタが他に存在しないとすると、ＣＰ
Ｕ（Ａ）１はバス変換装置４へすぐに３度目のリードア
クセス（リトライ）を行う。

【００２６】このリトライがバス変換装置４へ到達する
時刻ｔ７より先の時刻ｔ８に、Ｉ／Ｏ装置（Ｂ）５へリ
ードアクセスを行っていたバス変換装置４が、Ｉ／Ｏ装
置（Ｂ）５からアクセスＡに対するアクセス終了応答を
受け取っていたとする。そうするとこのアクセス終了応
答は、システムバス（Ｂ）１０１上のアクノウリッジ信
号としてシステムバス（Ｂ）インターフェイス１６へ入
力され、システムバス（Ｂ）インターフェイス１６はこ
のアクノウリッジ信号を受けると、リードデータ記憶部
１３にＩ／Ｏ装置（Ｂ）５からのリードデータの保持を
行い、システムバス（Ａ）インターフェイス７にアクセ
ス終了信号４０９（図１）の応答を返す。このアクセス
終了信号４０９を受けたシステムバス（Ａ）インターフ
ェイス７は、システムバス（Ａ）１００上からのアクセ
ス待ち状態になる。つまり、ＣＰＵ（Ａ）１が３度目の
アクセスをバス変換装置４に行う時には、バス変換装置
４はＣＰＵ（Ａ）１からのアクセスＡに対する終了応答
を返すことができる状態となっている。従って時刻ｔ６
に発行されたアクセスＡのリトライがバス変換装置４へ
到達した時刻ｔ７にアドレス比較器（Ｂ）１４は、アド
レス記憶部１５に保持されているアクセスＡ受け付け時
アドレスと、システムバス（Ａ）１００上のリトライの
アクセスアドレスを比較するが、この時点ではこれが一
致するので、アドレス比較器（Ｂ）１４は、システムバ
ス（Ａ）インターフェイス７にアドレスが一致している
ことを示す一致信号４１０を送る。

【００２７】また、トランザクション比較器２１は、ト
ランザクション記憶部２０に保持されているアクセスＡ
受け付け時のトランザクションと、システムバス（Ａ）
１００上のリトライのアクセストランザクションを比較
し、アクセスＡをリトライ応答で返されたバスマスタと
同じトランザクションかどうかを判断する。ここでもこ
れは一致するから、トランザクション比較器２１はシス
テムバス（Ａ）インターフェイス７にトランザクション
が一致していることを示す一致信号４１１を送る。

【００２８】システムバス（Ａ）インターフェイス７
は、アドレス比較器（Ｂ）１４とトランザクション比較
器２１からのアドレスとトランザクションの一致を示す
一致信号４１０、４１１を受け取ると、リトライで返し
たＣＰＵ（Ａ）１のリードアクセスであることを認識し
て、ＣＰＵ（Ａ）１からの３度目のアクセスに対し、正
常なリードアクセス応答を返し、ＣＰＵ（Ａ）１のアク
セスＡが終了する。

【００２９】以上の説明で示したように、本発明による
と、ＣＰＵ（Ａ）１のシステムバス（Ｂ）に接続された
“長いアクセス時間”をもつＩ／Ｏ装置（Ｂ）５へのア
クセス終了待ち時間を、ＣＰＵ（Ｂ）２のシステムバス
（Ａ）に接続されたＩ／Ｏ装置（Ａ）３へのアクセスに
用いることができるため、高速なシステムバス（Ａ）１
００を効率よく使用することができる。

【００３０】なお、以上に説明した実施の形態では、低
速なシステムバス（Ｂ）に接続されたＩ／Ｏ装置の内、
とくに“長いアクセス時間”をもつもののみを内部レジ
スタ１０内のリトライアドレスレジスタ１７（図５）に
記憶させてそれへのリードアクセス時にリトライ応答を
返すようにしたが、低速なシステムバス（Ｂ）に接続さ
れるＩ／Ｏ装置がすべて“長いアクセス時間”をもつ場
合には、バス変換装置４はシステムバス（Ｂ）経由のリ
ードアクセス時には常にリトライ応答を返すようにして
もよい。この場合は内部レジスタ内のリトライアドレス
レジスタ１７やアドレス比較器（Ａ）９は不要である。

【００３１】

【発明の効果】本発明によれば、ＣＰＵが接続された高
速なシステムバス（Ａ）とＩ／Ｏ装置が接続された低速
なシステムバス（Ｂ）をバス変換装置を介して接続し形
成した階層型バスシステムにおいて、システムバス
（Ａ）上のバスマスタがシステムバス（Ｂ）上の低速装
置にアクセスを行っている期間でも、そのアクセスによ
りシステムバス（Ａ）が占有されないので、他のシステ
ムバス（Ａ）上のバスマスタがシステムバス（Ａ）を使
用することができるため、高速バスの使用効率が上が
り、データ処理能力を高めることができる効果がある。

【図面の簡単な説明】

【図１】本発明になるバス変換装置の構成例を示すブロ
ック図である。

【図２】階層型バスシステムの構成例である。

【図３】従来のバス変換装置の動作を説明するタイムチ
ャートである。

【図４】図１のバス変換装置に於ける各装置のアドレス
マップである。

【図５】図１の内部レジスタ構成を示すブロック図であ
る。

【図６】Ｉ／Ｏ装置に対してリトライ応答をしたときと
しないときのバスの動作を説明するタイムチャートであ
る。

【図７】本発明のバス変換装置を用いたときの各バスの
動作例を示すタイムチャートである。

【符号の説明】

１ ＣＰＵ（Ａ） ２ ＣＰＵ（Ｂ） ３ Ｉ／Ｏ装置（Ａ） ４ バス変換装置 ５ Ｉ／Ｏ装置（Ｂ） ６ Ｉ／Ｏ装置(C) ７ システムバス（Ａ）インターフェイス ８ アドレスデコーダ ９ アドレス比較器（Ａ） １０ 内部レジスタ １１ アドレス変換部 １２ ライトデータ記憶部 １３ リードデータ記憶部 １４ アドレス比較器（Ｂ） １５ アドレス記憶部 １６ システムバス（Ｂ）インターフェイス １７ リトライアドレスレジスタ １８ 動作終了応答生成部 １９ セレクタ ２０ トランザクション記憶部 ２１ トランザクション比較器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 冨沢 宏 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 稲田 俊司 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 新田 良 茨城県日立市大みか町五丁目２番１号 日 立プロセスコンピュータエンジニアリング 株式会社内 Ｆターム(参考） 5B061 FF02 FF04 FF06 GG06 RR03

Claims (5)

【特許請求の範囲】
1. 【請求項１】 リトライ機能を備えた第１バスと該第１
   バスより低速で少なくともＩ／Ｏ装置を接続した第２バ
   スとを接続するためのバス変換装置であって、 第２バスに接続されたＩ／Ｏ装置の内の指定Ｉ／Ｏ装置
   のアドレスをセットするためのアドレスレジスタと、 第１バスからのアクセスアドレスが前記アドレスレジス
   タにセットされたアドレスの内の１つと一致するかを判
   定するためのアドレス判定手段と、 第１バスからのアクセスのトランザクションを判定する
   ためのトランザクション判定手段と、 第１バスからのアクセスを受け、そのアクセスアドレス
   が前記アドレス判定手段により前記アドレスレジスタに
   セットされたアドレスの内の１つと一致すると判定さ
   れ、かつ前記トランザクション判定手段により当該アク
   セスのトランザクションがリードアクセスと判定された
   ときに、当該アクセスを発行したバスマスタが第１バス
   の占有を解除してリトライアクセスを行うように指示す
   るリトライ応答を前記バスマスタへ返すためのリトライ
   応答手段と、 を備えたことを特徴とするバス変換装置。
2. 【請求項２】 前記アドレスレジスタにそのアドレスが
   セットされるＩ／Ｏ装置は、そのＩ／Ｏ装置へのリード
   アクセスに対する処理が終了して終了応答がリードアク
   セスを発行したバスマスタへ返されるまでの時間が、前
   記バスマスタが前記リトライ応答を受けたのちすぐに第
   １回目のリトライアクセスを試みてそのリトライ応答が
   前記バスマスタへ返されるまでの時間よりも長いような
   Ｉ／Ｏ装置であることを特徴とする請求項１に記載のバ
   ス変換装置。
3. 【請求項３】 リトライ機能を備えた第１バスと該第１
   バスより低速で少なくともＩ／Ｏ装置を接続した第２バ
   スとを接続するためのバス変換装置であって、 第１バスからのアクセスのトランザクションを判定する
   ためのトランザクション判定手段と、 第１バスからのアクセスを受け、前記トランザクション
   判定手段により当該アクセスのトランザクションがリー
   ドアクセスと判定されたときに、当該アクセスを発行し
   たバスマスタが第１バスの占有を解除してリトライアク
   セスを行うように指示するリトライ応答を前記バスマス
   タへ返すためのリトライ応答手段と、 を備えたことを特徴とするバス変換装置。
4. 【請求項４】 前記リトライ応答がバスマスタへ返され
   たときに、そのときのアクセスアドレス及びアクセスト
   ランザクションを記憶するための記憶手段と、 リトライ応答を受けたバスマスタがリトライアクセスを
   行ったとき、当該アドレス及びトランザクションがとも
   に前記記憶手段に記憶されたアクセスアドレス及びトラ
   ンザクションと一致し、かつ当該リトライアクセスを受
   けたときに当該アクセスの対象であるＩ／Ｏ装置から終
   了応答が返ってきていた場合に、当該バスマスタへ当該
   アクセスの終了応答を返すための終了応答手段と、 を備えたことを特徴とする請求項１から３の内の１つに
   記載のバス変換装置。
5. 【請求項５】 請求項１ないし４の内の１つに記載のバ
   ス変換装置により第１のバスと第２のバスを接続して構
   成したことを特徴とする階層型バスシステム。