JPH0850560A - ライト及び/もしくはリードアクセス優先順位管理装置 - Google Patents
ライト及び/もしくはリードアクセス優先順位管理装置Info
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Abstract
メモリ間のライト及び/もしくはリードアクセス優先順
位を管理する装置を提供する。 【構成】 該装置はメモリへの無効アクセスを管理する
手段を含むことを特徴とし、少なくとも、メモリ内のラ
イト及びリードアドレスの同等性をその都度調べて前記
アドレスが同等である場合にはメモリへの無効アクセス
状態を表す信号35を発生することができる1個のコン
パレータ19と、前記無効アクセス信号35により制御
されてCPUへの前記リードバス33を無効アクセスが
存在しない場合にはメモリデータリードバス31’に接
続し無効アクセスの場合にはCPUからメモリへデータ
を書き込むバス29;29’に接続してCPUによる無
効アクセスの場合に前記メモリデータライトバスがCP
Uにより前記リードバスへ転換されるようにする1個の
ダイバージョンマルチプレクサ回路27と、を具備す
る。
Description
と前記中央処理装置に接続された少なくとも1個のメモ
リ間のライト及び/もしくはリード優先順位を管理する
装置に関する。
行速度及びメモリライトもしくはリードアクセス性能に
応じて、特定のライトもしくはリード動作を実施するた
めにプロセッサがメモリへアクセスする問題が従来技術
のあるデータ処理システムにおいて発生することがあ
る。
以上のメモリに対して各クロックビートで多数のライト
及び/もしくはリードコマンドを発生するいわゆるパイ
プラインもしくはパラレルアーキテクチュア構造の場合
特にそうである。
モリセルに対してライトコマンド及びリードコマンドを
同時に発生する場合、より一般的にはCPUのパスバン
ドがメモリよりも大きい場合に、所与のメモリセルに対
するアクセス競合や無効アクセスの危険性がある。
性能が低下し、情報が失われることさえある。
の欠点を取り除き、CPUシステム及び関連するメモリ
の全体性能を最適化しながら、所与のメモリに対するア
クセスの競合や無効アクセスを回避できるようにするメ
モリアクセス管理装置を提供することである。
明は少なくとも1本のライトアドレスバスとリードアド
レスバス及び少なくとも1本のライトデータバスとリー
ドデータバスにより中央処理装置(CPU)とそれに接
続された少なくとも1個のメモリ間のライト及び/もし
くはリードアクセスを管理する装置に関連しており、前
記中央処理装置はいくつかのバスを介して前記メモリへ
同時にアクセスするように設計されており、メモリへの
無効アクセスを管理する手段を含むことを特徴とし、少
なくとも、メモリ内のライト及びリードアドレスの同等
性をその都度調べて前記アドレスが同等である場合には
メモリへの無効アクセス状態を表す信号を発生すること
ができる1個のアドレスコンパレータと、前記無効アク
セス信号により制御されてCPUへの前記リードバスを
無効アクセスが存在しない場合にはメモリデータリード
バスに接続し無効アクセスの場合にはCPUからメモリ
へデータを書き込むバスに接続してCPUによる無効ア
クセスの場合に前記メモリデータライトバスがCPUに
より前記リードバスへ転換されるようにする1個のダイ
バージョンマルチプレクサ回路と、を具備している。
ンパレータはメモリリードアドレスバスとメモリライト
アドレスバス(23;23’)間に接続されている。
入力において一方ではメモリデータライトバスに他方で
はメモリデータリードバスに接続され出力において前記
CPUへのリードバスに接続されている。
作を1クロックサイクル以上待機させる手段を含んでい
る。
スバスに間挿されたライトアドレスバッファー及びライ
トアドレスマルチプレクサを含み、前記アドレスマルチ
プレクサは前記ライトアドレスバッファーの出力に接続
された入力及び前記ライトアドレスバスに接続された入
力を有している。
間挿されたライトデータバッファー及びライトデータマ
ルチプレクサを含み、前記データマルチプレクサは前記
ライトデータバッファーの出力に接続された入力及びラ
イトデータバスに接続された入力を有している。
トと同数のアドレスコンパレータが含まれている。
用出来るシステム1が単なる例として示されている。代
表的にこれはデータ5、コマンド7及びアドレス9バス
アセンブリーにより1個以上のメモリ11a−11nに
連係された少なくとも1個のマイクロプロセッサーベー
スデジタル中央処理装置(CPU)を含むシステムであ
る。
ちアクセス数がこのメモリが各クロック期間中に受け入
れられるものよりも大きい場合には、このメモリに対し
てアクセス競合や無効アクセスの可能性がある。実施例
ではメモリ11aはクロックサイクル当たり2つのアク
セス要求をできるものとしている。しかしながら、CP
Uのアーキテクチュアによりクロックサイクル当たり3
つのアクセス要求を発生できる場合には、同じサイクル
中に3メモリアクセス毎に一度のメモリアクセス競合が
CPUにより要求される。
の解決策と共に、バスの幅(ビット数)、その方向(ラ
イト、リードもしくは2方向バス)、あるいはこれらの
バス上のデータ構成(例えば時間多重化バス)とは完全
に無関係である。
2に示す。この例では、メモリ11は、メモリアクセス
の管理を行うコマンド信号アセンブリ17の他に、3本
のアドレスバス13a,13b,13c及び2本のリー
ドバス(15a,15b)と1本のライトバス(15
c)を含む3本のデータバス15a,15b,15cを
有している。
を従来のメモリリード動作について図3に示す。図示す
る信号は信号の左側に位置するCPU3と信号の右側に
位置する図2に示すメモリ11間で伝送される。最初の
2つの信号3a,3bは互いに半周期だけ時間がシフト
している2相クロックの2つの相を示す。最初のクロッ
ク期間T1中に、CPUはメモリ内にリード照合信号3
c及びリードアドレス信号3dを発生する。第2のクロ
ック期間T2中に、メモリ(3e)から読み出されるデ
ータがCPUにより待機される。
動作も、同様に、最初のクロック期間中にCPUからラ
イト照会及びライトアドレスを発生し次に第2のクロッ
ク期間中にメモリへデータを書き込むことからなってい
る。
れるライトもしくはリード命令自体が、パイプラインや
パラレルタイプアーキテクチュアにより、同時メモリア
クセス要求状況となっている。したがって、メモリライ
トアクセス要求命令4dは次の命令のリードアクセス要
求4cと同じ時点(T1)で生じることがある。この同
時アクセス問題を管理するために、N次ライトの前にN
+1次リードを実施しなければならず、ライト及びリー
ドが同じアドレスに関連する場合それは無効アクセスに
対応しており、メモリへの正規アクセス順序の反転を表
す。
ド照会はメモリ内の同じアドレスに関連することがあ
る。このメモリアドレスのデータはまだN次のライトに
より更新されていないため、N+1次のリード照会によ
りメモリの情報が誤って読み取られることがあり、それ
は後者がまだN次のライト照会により更新されていない
ためである。
は、偽すなわち旧情報をメモリから得ることができるこ
とが判る。
示すようなメモリアクセス管理装置1が本発明により提
案される。本発明によるアクセス管理装置1はCPU内
でメモリもしくは中間モジュールとして実現され、メモ
リに接続されたリードアドレスバス21とライトアドレ
スバス23間にに配置されて各クロックサイクルにおい
てライト及びリードアドレスを2つづつ比較するアドレ
スバスコンパレータ19を含んでいる。。コンパレータ
19の出力24は、恐らくは1ビットレジスタ25を介
して、ダイバージョンマルチプレクサ27のコマンド入
力に接続されている。後者は入力において一方ではCP
Uのデータ出力からメモリのデータ入力へ行くデータラ
イトバス29を、他方ではメモリから発生するデータを
読み取るバス31を受信する。ダイバージョンマルチプ
レクサ27の出力33はCPUのデータ入力に接続され
たている。
に作動する。アドレスコンパレータ19がメモリリード
アドレス(バス21)とメモリライトアドレス(バス2
3)の同等性を所与の期間検出すると、これはアクセス
競合や無効アクセスのケースに対応し、その出力24に
同等性信号が発生されそれは無効アクセス状態を表す信
号を構成する。この信号は例えば1へ通過するビットか
らなり、1ビットレジスタ25を介してダイバージョン
マルチプレクサ27のコマンド入力35へ送られる。
プレクサ27の出力33はメモリからのデータを読み取
るバス31に接続されているが、コマンドレジスタ25
からのコマンドビット35によりダイバージョンマルチ
プレクサ27がトグルされてその出力33へ送られるデ
ータが転換されるデータに対応しメモリライトプロパー
の前にメモリライトバス29から直接引き出されるよう
にされる。
てメモリから生じる偽(旧)データはデータライトバス
29を介してCPUからメモリへ送られるデータと瞬時
に置換される。このようにして、CPUが要求したN+
1次の読取データはメモリ及びメモリリードバス31を
分路することにより直接ライトバス29から引き出さ
れ、これによりCPUはそのメモリリードバス31に旧
データではなく更新された有効データを受信することが
でき、CPUからメモリへ同時にライト及びリードアク
セスが行われる場合でもそうである。
は同じメモリセルに対するCPU側の同時アクセス要求
数が大きすぎる場合に生じる問題を解決することができ
ない。しかしながら、CPUのパスバンドがメモリより
も大きくしたがってメモリが通常処理できるよりも多く
のクロックサイクル当たりアクセス要求を発生する場合
にこのような状況が発生することがある。このようなケ
ースを図6に示しそこではメモリがクロック期間当たり
2つのアクセス照会を処理できるものと仮定している。
ード照会A1,A2及び一つのライト照会C1をメモリ
へ与え、次に期間T2内に2つの同時リード照会A2,
B2を与える。したがって、期間T2中に6f線で示す
ようにメモリリードA2がライトC1と一致するためメ
モリアクセス競合が生じ、同じ期間中のこの二重アクセ
スは無効である。
では発生せず、そこでは各メモリが厳密に1本のライト
バスと2本のリードバスを有するためメモリアクセス競
合はないことを理解されたい。
決するために、本発明は最初にメモリリードアクセス、
すなわち期間T1のA1及びB1、次に期間T2のA2
及びB2を直列に処理し、ライトC1をT3サイクルへ
移す矢符で示すように、この場合にはT3である最初に
可能な場合だけライト照会C1を処理することを提案す
る。したがって、アクセスA1,B1,A2,B2の処
理に優先順位を与えるためにアクセスC1が待機されて
いる。
が可能となる期間を決定するために、“ライトペンディ
ング”信号6gが使用され、それはアクセス競合が生じ
る時にハイとなる。この信号発生を使用して(後記する
ように)アドレス及びライトデータは使用できるように
なるまでメモリに記憶される。アクセス競合が消えると
(期間T3)、ライトペンディング信号は再び不活性化
されメモリ内で待機ライトが実施される。
法の実施例を図7に関連して説明する。
じ表記法が使用され、同等ではあるが同一ではない要素
を示すのにプライム符号“’”が付されている。したが
って、図7のバス23,23’は図5のライトアドレス
バス23に対応している。
ドの時間の保持及びシフトを実施するために、本発明に
よりライトアドレスバス23のリード及びライトアドレ
スコンパレータ19よりも上流に特別のマルチプレクサ
回路、アドレスマルチプレクサ37、が間挿される。こ
の実施例では、CPUをエグジットするアドレスライト
バス23はアドレスマルチプレクサ37の入力に接続さ
れ、その出力はメモリへ行くライトアドレスバス23’
に接続されている。アドレスマルチプレクサ37の他方
の入力はアドレスバッファーレジスタ39の出力に接続
されておりその入力はCPUからのアドレスライトバス
23に並列接続されている。
9はデータマルチプレクサ41の入力に接続されており
その出力は一方ではメモリへデータを書き込むバス2
9’に、他方では前記ダイバージョンマルチプレクサ2
7の入力に接続されている。さらに、データマルチプレ
クサ41の他方の入力はデータバッファーレジスタ43
の出力に接続されその入力はCPUからのライトデータ
バス29に並列接続されている。
ルチプレクサ41は、恐らくは同期化トグル47を介し
た、ライン48上のメモリからの“ライトペンディン
グ”検出信号45により指令される。このトグル47の
出力は一方ではマルチプレクサ37,41のコマンドラ
イン48と他方では、インバータ49により変換された
後で、アドレス39及びデータ43バッファーレジスタ
のロード入力と連係されている。
細に示すコマンド信号から、メモリのインターフェイス
論理により周知の方法で発生され直接CPUからメモリ
へ送られる。
作動する。“ライトペンディング”信号が活性化される
とCPUからのデータライトバス29上のライトデータ
はデータバッファーレジスタ43内に保持され、同様に
CPUが発生するライトアドレスのバス23上のアドレ
スはアドレスバッファーレジスタ39内に保持される。
アドレスマルチプレクサ37はバッファー39内で待機
中のアドレスをバス23’へ転送するようにコマンド4
8により制御される。同様に、データマルチプレクサ4
1はバッファー43内で待機中のデータをバス29’へ
転送するようにコマンド48により制御される。
間に、アドレスコンパレータ19にはライトアドレスバ
ス23’上の待機中ライトのアドレスが与えられる。ア
ドレスコンパレータ19がバス21’上のカレントリー
ドアドレスとバス23’上の待機中ライトのアドレスと
の同等性を検出すると、同等性信号35が活性化されそ
れによりダイバージョンマルチプレクサ27を指令する
ことができる。後者にはバス29’上の待機中ライトデ
ータが与えられ、それは待機中のライトデータをバス3
3上へ急送してバス31’上の誤って読み取られた誤
(旧)データと置換する。
ていると、ライトペンディング信号45が非活性化され
したがってマルチプレクサ37,41はコマンド48に
より初期状態へリセットされる。したがって、バス23
はバス23’と再接続されバス29はバス29’と再接
続され、図5と類似の構成が得られる。
みに対する、アクセス競合の場合のライト動作の遅延を
示していることを理解されたい。システムにいくつかの
リードバスが含まれる場合には(図1参照),ライトバ
ス(23’,29’)は数本のリードバスと競合するこ
とがあり、したがって、メモリリードバスと同数のアド
レスコンパレータ19及びダイバージョンマルチプレク
サ27を設ける理由となる。
グが行われている間に、CPUがメモリライト動作を始
めたいことが起こることもある。このような場合、当業
者の範囲内の組み合わせ論理によりこのイベントを検出
し、次にペンディングメモリライトを終止するのに十分
なクロックサイクル数だけCPUからのライトを停止す
る必要がある。また、CPUを停止させることが耐え難
い場合には、アドレス39及びデータ43バッファーレ
ジスタの容量及び数を増大していくつかの連続したペン
ディングライト動作のアドレス及びデータを記憶する必
要がある。
セスシステムについて本発明を説明してきたが、当業者
ならばそれをライトアクセスシステムへ容易に適応させ
て後のペンディングリードアクセスまで遅延させること
ができる。
のアクセス管理装置は従来技術の欠点を解決し、特にパ
スバンドの大きいCPUによるパスバンドの小さいメモ
リへのアクセス競合を解決できることが判る。
る。 (1).中央処理装置(CPU)と少なくとも1本のラ
イトアドレスバス(23;23’)とリードアドレスバ
ス(21;21’)及び少なくとも1本のライトデータ
バス(29;29’)とリードデータバス(31;3
1’)により前記中央処理装置に接続された少なくとも
1個のメモリ(11)間のライト及び/もしくはリード
アクセス優先順位を管理する装置であって、前記中央処
理装置はいくつかのバスを介して前記メモリを同時にア
クセスするように設計されいおり、メモリへの無効アク
セスを管理する手段を含むことを特徴とし、該管理装置
は、少なくとも、メモリ内のライト及びリードアドレス
の同等性をその都度調べて前記アドレスが同等である場
合にはメモリへの無効アクセス状態を表す信号(35)
を発生することができる1個のコンパレータ(19)
と、前記無効信号(35)により制御されてCPUへの
前記リードバスを無効アクセスが存在しない場合にはメ
モリデータリードバス(31;31’)に接続し無効ア
クセスの場合にはCPUからメモリへデータを書き込む
バス(29;29’)に接続してCPUによる無効アク
セスの場合に前記メモリデータライトバスがCPUによ
り前記リードバスへ転換されるようにする1個のダイバ
ージョンマルチプレクサ回路(27)と、を具備する管
理装置。
アドレスコンパレータ(19)がメモリリードアドレス
バス(21;21’)とメモリライトアドレスバス(2
3;23’)との間に接続されていることを特徴とする
装置。
ダイバージョンマルチプレクサ回路(27)が入力にお
いて一方ではメモリデータライトバス(29;29’)
に接続され他方ではメモリデータリードバス(31;3
1’)に接続され出力において前記CPUへ向かうリー
ドバス(33)に接続されていることを特徴とする装
置。
って、更に一つ以上のメモリライト動作を1クロックサ
イクル以上待機させる手段(47,37,39,43,
41)を含むことを特徴とする装置。
待機させる手段はメモリライトアドレスバス(23;2
3’)に間挿されたライトアドレスバッファー(39)
及びライトアドレスマルチプレクサ(37)を含み、前
記アドレスマルチプレクサ(37)は前記ライトアドレ
スバッファー(39)の出力に接続された入力及び前記
ライトアドレスバス(23)まで接続された入力を有す
ることを特徴とする装置。
待機させる手段はライトデータバス(29;29’)に
間挿されたライトデータバッファー(43)及びライト
データマルチプレクサ(41)を含み、前記データマル
チプレクサ(41)は前記ライトデータバッファーの出
力に接続された入力及びライトデータバスに接続された
入力を有することを特徴とする装置。
って、該装置は同時に管理される待機中のライトと同数
のアドレスコンパレータ(19)を含むことを特徴とす
る装置。
とも1個のメモリ(11)間のライト及び/もしくはリ
ードアクセス優先順位を管理する装置はメモリへの無効
アクセスを管理する手段を含むことを特徴とし、少なく
とも、メモリ内のライト及びリードアドレスの同等性を
その都度調べて前記アドレスが同等である場合にはメモ
リへの無効アクセス状態を表す信号(35)を発生する
ことができる1個のコンパレータ(19)と、前記無効
アクセス信号(35)により制御されてCPUへの前記
リードバス(33)を無効アクセスが存在しない場合に
はメモリデータリードバス(31;31’)に接続し無
効アクセスの場合にはCPUからメモリへデータを書き
込むバス(29;29’)に接続してCPUによる無効
アクセスの場合に前記メモリデータライトバスがCPU
により前記リードバスへ転換されるようにする1個のダ
イバージョンマルチプレクサ回路(27)と、を具備す
る管理装置。
テムの実施例の略図。
モリを示す線図。
イミング図。
いメモリへの有効アクセスに対応するリード/ライト信
号構成を示す図。
の略図。
するアクセス競合を解決する原理を示す図。
の別の実施例の略図。
Claims (1)
- 【請求項1】 中央処理装置(CPU)と少なくとも1
本のライトアドレスバス(23;23’)及びリードア
ドレスバス(21;21’)及び少なくとも1本のライ
トデータバス(29;29’)及びリードデータバス
(31;31’)により前記中央処理装置に接続された
少なくとも1個のメモリ(11)間のライト及び/もし
くはリードアクセス優先順位を管理する装置であって、
前記中央処理装置はいくつかのバスを介して前記メモリ
へ同時にアクセスするように設計されており、メモリへ
の無効アクセスを管理する手段を含むことを特徴とし、
該管理装置は、少なくとも、メモリ内のライト及びリー
ドアドレスの同等性をその都度調べて前記アドレスが同
等である場合にはメモリへの無効アクセス状態を表す信
号(35)を発生することができる1個のコンパレータ
(19)と、前記無効信号(35)により制御されてC
PUへの前記リードバスを無効アクセスが存在しない場
合にはメモリデータリードバス(31;31’)に接続
し無効アクセスの場合にはCPUからメモリへデータを
書き込むバス(29;29’)に接続してCPUによる
無効アクセスの場合に前記メモリデータライトバスがC
PUにより前記リードバスへ転換されるようにする1個
のダイバージョンマルチプレクサ回路(27)と、を具
備する管理装置。
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