JPH0850560A - ライト及び／もしくはリードアクセス優先順位管理装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 中央処理装置（ＣＰＵ）と少なくとも１個の
メモリ間のライト及び／もしくはリードアクセス優先順
位を管理する装置を提供する。 【構成】 該装置はメモリへの無効アクセスを管理する
手段を含むことを特徴とし、少なくとも、メモリ内のラ
イト及びリードアドレスの同等性をその都度調べて前記
アドレスが同等である場合にはメモリへの無効アクセス
状態を表す信号３５を発生することができる１個のコン
パレータ１９と、前記無効アクセス信号３５により制御
されてＣＰＵへの前記リードバス３３を無効アクセスが
存在しない場合にはメモリデータリードバス３１’に接
続し無効アクセスの場合にはＣＰＵからメモリへデータ
を書き込むバス２９；２９’に接続してＣＰＵによる無
効アクセスの場合に前記メモリデータライトバスがＣＰ
Ｕにより前記リードバスへ転換されるようにする１個の
ダイバージョンマルチプレクサ回路２７と、を具備す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は中央処理装置（ＣＰＵ）
と前記中央処理装置に接続された少なくとも１個のメモ
リ間のライト及び／もしくはリード優先順位を管理する
装置に関する。

【０００２】中央処理装置（ＣＰＵ）のプロセッサの実
行速度及びメモリライトもしくはリードアクセス性能に
応じて、特定のライトもしくはリード動作を実施するた
めにプロセッサがメモリへアクセスする問題が従来技術
のあるデータ処理システムにおいて発生することがあ
る。

【０００３】これはＣＰＵのマイクロプロセッサが１個
以上のメモリに対して各クロックビートで多数のライト
及び／もしくはリードコマンドを発生するいわゆるパイ
プラインもしくはパラレルアーキテクチュア構造の場合
特にそうである。

【０００４】このような状況の元では、ＣＰＵが同じメ
モリセルに対してライトコマンド及びリードコマンドを
同時に発生する場合、より一般的にはＣＰＵのパスバン
ドがメモリよりも大きい場合に、所与のメモリセルに対
するアクセス競合や無効アクセスの危険性がある。

【０００５】これによりＣＰＵとメモリ間の情報交換の
性能が低下し、情報が失われることさえある。

【０００６】

【発明が解決しようとする課題】本発明の目的はこれら
の欠点を取り除き、ＣＰＵシステム及び関連するメモリ
の全体性能を最適化しながら、所与のメモリに対するア
クセスの競合や無効アクセスを回避できるようにするメ
モリアクセス管理装置を提供することである。

【０００７】

【課題を解決するための手段】この目的に対して、本発
明は少なくとも１本のライトアドレスバスとリードアド
レスバス及び少なくとも１本のライトデータバスとリー
ドデータバスにより中央処理装置（ＣＰＵ）とそれに接
続された少なくとも１個のメモリ間のライト及び／もし
くはリードアクセスを管理する装置に関連しており、前
記中央処理装置はいくつかのバスを介して前記メモリへ
同時にアクセスするように設計されており、メモリへの
無効アクセスを管理する手段を含むことを特徴とし、少
なくとも、メモリ内のライト及びリードアドレスの同等
性をその都度調べて前記アドレスが同等である場合には
メモリへの無効アクセス状態を表す信号を発生すること
ができる１個のアドレスコンパレータと、前記無効アク
セス信号により制御されてＣＰＵへの前記リードバスを
無効アクセスが存在しない場合にはメモリデータリード
バスに接続し無効アクセスの場合にはＣＰＵからメモリ
へデータを書き込むバスに接続してＣＰＵによる無効ア
クセスの場合に前記メモリデータライトバスがＣＰＵに
より前記リードバスへ転換されるようにする１個のダイ
バージョンマルチプレクサ回路と、を具備している。

【０００８】本装置の他の特徴により、前記アドレスコ
ンパレータはメモリリードアドレスバスとメモリライト
アドレスバス（２３；２３’）間に接続されている。

【０００９】前記ダイバージョンマルチプレクサ回路は
入力において一方ではメモリデータライトバスに他方で
はメモリデータリードバスに接続され出力において前記
ＣＰＵへのリードバスに接続されている。

【００１０】本装置はさらに一つ以上のメモリライト動
作を１クロックサイクル以上待機させる手段を含んでい
る。

【００１１】前記待機させる手段はメモリライトアドレ
スバスに間挿されたライトアドレスバッファー及びライ
トアドレスマルチプレクサを含み、前記アドレスマルチ
プレクサは前記ライトアドレスバッファーの出力に接続
された入力及び前記ライトアドレスバスに接続された入
力を有している。

【００１２】前記待機させる手段はライトデータバスに
間挿されたライトデータバッファー及びライトデータマ
ルチプレクサを含み、前記データマルチプレクサは前記
ライトデータバッファーの出力に接続された入力及びラ
イトデータバスに接続された入力を有している。

【００１３】本装置には同時に管理すべき待機中のライ
トと同数のアドレスコンパレータが含まれている。

【００１４】図１を参照する。この図には、本発明を使
用出来るシステム１が単なる例として示されている。代
表的にこれはデータ５、コマンド７及びアドレス９バス
アセンブリーにより１個以上のメモリ１１ａ−１１ｎに
連係された少なくとも１個のマイクロプロセッサーベー
スデジタル中央処理装置（ＣＰＵ）を含むシステムであ
る。

【００１５】所与のメモリ１１ｉに対するバス数すなわ
ちアクセス数がこのメモリが各クロック期間中に受け入
れられるものよりも大きい場合には、このメモリに対し
てアクセス競合や無効アクセスの可能性がある。実施例
ではメモリ１１ａはクロックサイクル当たり２つのアク
セス要求をできるものとしている。しかしながら、ＣＰ
Ｕのアーキテクチュアによりクロックサイクル当たり３
つのアクセス要求を発生できる場合には、同じサイクル
中に３メモリアクセス毎に一度のメモリアクセス競合が
ＣＰＵにより要求される。

【００１６】本発明により解決しようとする問題は、そ
の解決策と共に、バスの幅（ビット数）、その方向（ラ
イト、リードもしくは２方向バス）、あるいはこれらの
バス上のデータ構成（例えば時間多重化バス）とは完全
に無関係である。

【００１７】図１に示すシステムの特定メモリ１１を図
２に示す。この例では、メモリ１１は、メモリアクセス
の管理を行うコマンド信号アセンブリ１７の他に、３本
のアドレスバス１３ａ，１３ｂ，１３ｃ及び２本のリー
ドバス（１５ａ，１５ｂ）と１本のライトバス（１５
ｃ）を含む３本のデータバス１５ａ，１５ｂ，１５ｃを
有している。

【００１８】図２のメモリアクセス信号のタイミング図
を従来のメモリリード動作について図３に示す。図示す
る信号は信号の左側に位置するＣＰＵ３と信号の右側に
位置する図２に示すメモリ１１間で伝送される。最初の
２つの信号３ａ，３ｂは互いに半周期だけ時間がシフト
している２相クロックの２つの相を示す。最初のクロッ
ク期間Ｔ１中に、ＣＰＵはメモリ内にリード照合信号３
ｃ及びリードアドレス信号３ｄを発生する。第２のクロ
ック期間Ｔ２中に、メモリ（３ｅ）から読み出されるデ
ータがＣＰＵにより待機される。

【００１９】ＣＰＵから（図示せぬ）メモリへのライト
動作も、同様に、最初のクロック期間中にＣＰＵからラ
イト照会及びライトアドレスを発生し次に第２のクロッ
ク期間中にメモリへデータを書き込むことからなってい
る。

【００２０】図４を参照して、ＣＰＵにより逐次発生さ
れるライトもしくはリード命令自体が、パイプラインや
パラレルタイプアーキテクチュアにより、同時メモリア
クセス要求状況となっている。したがって、メモリライ
トアクセス要求命令４ｄは次の命令のリードアクセス要
求４ｃと同じ時点（Ｔ１）で生じることがある。この同
時アクセス問題を管理するために、Ｎ次ライトの前にＮ
＋１次リードを実施しなければならず、ライト及びリー
ドが同じアドレスに関連する場合それは無効アクセスに
対応しており、メモリへの正規アクセス順序の反転を表
す。

【００２１】事実、Ｎ次のライト照会とＮ＋１次のリー
ド照会はメモリ内の同じアドレスに関連することがあ
る。このメモリアドレスのデータはまだＮ次のライトに
より更新されていないため、Ｎ＋１次のリード照会によ
りメモリの情報が誤って読み取られることがあり、それ
は後者がまだＮ次のライト照会により更新されていない
ためである。

【００２２】このようなメモリアクセス競合の場合に
は、偽すなわち旧情報をメモリから得ることができるこ
とが判る。

【００２３】この問題を解決するために、図５に線図で
示すようなメモリアクセス管理装置１が本発明により提
案される。本発明によるアクセス管理装置１はＣＰＵ内
でメモリもしくは中間モジュールとして実現され、メモ
リに接続されたリードアドレスバス２１とライトアドレ
スバス２３間にに配置されて各クロックサイクルにおい
てライト及びリードアドレスを２つづつ比較するアドレ
スバスコンパレータ１９を含んでいる。。コンパレータ
１９の出力２４は、恐らくは１ビットレジスタ２５を介
して、ダイバージョンマルチプレクサ２７のコマンド入
力に接続されている。後者は入力において一方ではＣＰ
Ｕのデータ出力からメモリのデータ入力へ行くデータラ
イトバス２９を、他方ではメモリから発生するデータを
読み取るバス３１を受信する。ダイバージョンマルチプ
レクサ２７の出力３３はＣＰＵのデータ入力に接続され
たている。

【００２４】図５に示すアクセス管理装置１は次のよう
に作動する。アドレスコンパレータ１９がメモリリード
アドレス（バス２１）とメモリライトアドレス（バス２
３）の同等性を所与の期間検出すると、これはアクセス
競合や無効アクセスのケースに対応し、その出力２４に
同等性信号が発生されそれは無効アクセス状態を表す信
号を構成する。この信号は例えば１へ通過するビットか
らなり、１ビットレジスタ２５を介してダイバージョン
マルチプレクサ２７のコマンド入力３５へ送られる。

【００２５】正規の動作領域ではダイバージョンマルチ
プレクサ２７の出力３３はメモリからのデータを読み取
るバス３１に接続されているが、コマンドレジスタ２５
からのコマンドビット３５によりダイバージョンマルチ
プレクサ２７がトグルされてその出力３３へ送られるデ
ータが転換されるデータに対応しメモリライトプロパー
の前にメモリライトバス２９から直接引き出されるよう
にされる。

【００２６】したがって、メモリリードバス３１を介し
てメモリから生じる偽（旧）データはデータライトバス
２９を介してＣＰＵからメモリへ送られるデータと瞬時
に置換される。このようにして、ＣＰＵが要求したＮ＋
１次の読取データはメモリ及びメモリリードバス３１を
分路することにより直接ライトバス２９から引き出さ
れ、これによりＣＰＵはそのメモリリードバス３１に旧
データではなく更新された有効データを受信することが
でき、ＣＰＵからメモリへ同時にライト及びリードアク
セスが行われる場合でもそうである。

【００２７】しかしながら、図５に示す解決方法だけで
は同じメモリセルに対するＣＰＵ側の同時アクセス要求
数が大きすぎる場合に生じる問題を解決することができ
ない。しかしながら、ＣＰＵのパスバンドがメモリより
も大きくしたがってメモリが通常処理できるよりも多く
のクロックサイクル当たりアクセス要求を発生する場合
にこのような状況が発生することがある。このようなケ
ースを図６に示しそこではメモリがクロック期間当たり
２つのアクセス照会を処理できるものと仮定している。

【００２８】ＣＰＵは（期間Ｔ１内に）同時に２つのリ
ード照会Ａ１，Ａ２及び一つのライト照会Ｃ１をメモリ
へ与え、次に期間Ｔ２内に２つの同時リード照会Ａ２，
Ｂ２を与える。したがって、期間Ｔ２中に６ｆ線で示す
ようにメモリリードＡ２がライトＣ１と一致するためメ
モリアクセス競合が生じ、同じ期間中のこの二重アクセ
スは無効である。

【００２９】この問題は図１に示すのと同じシステム１
では発生せず、そこでは各メモリが厳密に１本のライト
バスと２本のリードバスを有するためメモリアクセス競
合はないことを理解されたい。

【００３０】図６に示すようなアクセス競合の問題を解
決するために、本発明は最初にメモリリードアクセス、
すなわち期間Ｔ１のＡ１及びＢ１、次に期間Ｔ２のＡ２
及びＢ２を直列に処理し、ライトＣ１をＴ３サイクルへ
移す矢符で示すように、この場合にはＴ３である最初に
可能な場合だけライト照会Ｃ１を処理することを提案す
る。したがって、アクセスＡ１，Ｂ１，Ａ２，Ｂ２の処
理に優先順位を与えるためにアクセスＣ１が待機されて
いる。

【００３１】待機中のライト照会Ｃ１に対応するライト
が可能となる期間を決定するために、“ライトペンディ
ング”信号６ｇが使用され、それはアクセス競合が生じ
る時にハイとなる。この信号発生を使用して（後記する
ように）アドレス及びライトデータは使用できるように
なるまでメモリに記憶される。アクセス競合が消えると
（期間Ｔ３）、ライトペンディング信号は再び不活性化
されメモリ内で待機ライトが実施される。

【００３２】ライト動作を遅らせることからなる解決方
法の実施例を図７に関連して説明する。

【００３３】この図では、同じ要素については図５と同
じ表記法が使用され、同等ではあるが同一ではない要素
を示すのにプライム符号“’”が付されている。したが
って、図７のバス２３，２３’は図５のライトアドレス
バス２３に対応している。

【００３４】メモリアクセス競合の場合にライトコマン
ドの時間の保持及びシフトを実施するために、本発明に
よりライトアドレスバス２３のリード及びライトアドレ
スコンパレータ１９よりも上流に特別のマルチプレクサ
回路、アドレスマルチプレクサ３７、が間挿される。こ
の実施例では、ＣＰＵをエグジットするアドレスライト
バス２３はアドレスマルチプレクサ３７の入力に接続さ
れ、その出力はメモリへ行くライトアドレスバス２３’
に接続されている。アドレスマルチプレクサ３７の他方
の入力はアドレスバッファーレジスタ３９の出力に接続
されておりその入力はＣＰＵからのアドレスライトバス
２３に並列接続されている。

【００３５】同様に、ＣＰＵからのライトデータバス２
９はデータマルチプレクサ４１の入力に接続されており
その出力は一方ではメモリへデータを書き込むバス２
９’に、他方では前記ダイバージョンマルチプレクサ２
７の入力に接続されている。さらに、データマルチプレ
クサ４１の他方の入力はデータバッファーレジスタ４３
の出力に接続されその入力はＣＰＵからのライトデータ
バス２９に並列接続されている。

【００３６】アドレスマルチプレクサ３７及びデータマ
ルチプレクサ４１は、恐らくは同期化トグル４７を介し
た、ライン４８上のメモリからの“ライトペンディン
グ”検出信号４５により指令される。このトグル４７の
出力は一方ではマルチプレクサ３７，４１のコマンドラ
イン４８と他方では、インバータ４９により変換された
後で、アドレス３９及びデータ４３バッファーレジスタ
のロード入力と連係されている。

【００３７】“ライトペンディング”信号は、図６に詳
細に示すコマンド信号から、メモリのインターフェイス
論理により周知の方法で発生され直接ＣＰＵからメモリ
へ送られる。

【００３８】図７に示すアクセス管理装置は次のように
作動する。“ライトペンディング”信号が活性化される
とＣＰＵからのデータライトバス２９上のライトデータ
はデータバッファーレジスタ４３内に保持され、同様に
ＣＰＵが発生するライトアドレスのバス２３上のアドレ
スはアドレスバッファーレジスタ３９内に保持される。
アドレスマルチプレクサ３７はバッファー３９内で待機
中のアドレスをバス２３’へ転送するようにコマンド４
８により制御される。同様に、データマルチプレクサ４
１はバッファー４３内で待機中のデータをバス２９’へ
転送するようにコマンド４８により制御される。

【００３９】“ライトペンディング”信号が活性である
間に、アドレスコンパレータ１９にはライトアドレスバ
ス２３’上の待機中ライトのアドレスが与えられる。ア
ドレスコンパレータ１９がバス２１’上のカレントリー
ドアドレスとバス２３’上の待機中ライトのアドレスと
の同等性を検出すると、同等性信号３５が活性化されそ
れによりダイバージョンマルチプレクサ２７を指令する
ことができる。後者にはバス２９’上の待機中ライトデ
ータが与えられ、それは待機中のライトデータをバス３
３上へ急送してバス３１’上の誤って読み取られた誤
（旧）データと置換する。

【００４０】待機中のライトがメモリレベルで処理され
ていると、ライトペンディング信号４５が非活性化され
したがってマルチプレクサ３７，４１はコマンド４８に
より初期状態へリセットされる。したがって、バス２３
はバス２３’と再接続されバス２９はバス２９’と再接
続され、図５と類似の構成が得られる。

【００４１】図７は、１本のメモリリードバス３１’の
みに対する、アクセス競合の場合のライト動作の遅延を
示していることを理解されたい。システムにいくつかの
リードバスが含まれる場合には（図１参照），ライトバ
ス（２３’，２９’）は数本のリードバスと競合するこ
とがあり、したがって、メモリリードバスと同数のアド
レスコンパレータ１９及びダイバージョンマルチプレク
サ２７を設ける理由となる。

【００４２】最後に、既に早期のライト動作ペンディン
グが行われている間に、ＣＰＵがメモリライト動作を始
めたいことが起こることもある。このような場合、当業
者の範囲内の組み合わせ論理によりこのイベントを検出
し、次にペンディングメモリライトを終止するのに十分
なクロックサイクル数だけＣＰＵからのライトを停止す
る必要がある。また、ＣＰＵを停止させることが耐え難
い場合には、アドレス３９及びデータ４３バッファーレ
ジスタの容量及び数を増大していくつかの連続したペン
ディングライト動作のアドレス及びデータを記憶する必
要がある。

【００４３】ライトアクセスではなくリードメモリアク
セスシステムについて本発明を説明してきたが、当業者
ならばそれをライトアクセスシステムへ容易に適応させ
て後のペンディングリードアクセスまで遅延させること
ができる。

【００４４】前記したことから、本発明によるメモリへ
のアクセス管理装置は従来技術の欠点を解決し、特にパ
スバンドの大きいＣＰＵによるパスバンドの小さいメモ
リへのアクセス競合を解決できることが判る。

【００４５】以上の説明に関して更に以下の項を開示す
る。 （１）．中央処理装置（ＣＰＵ）と少なくとも１本のラ
イトアドレスバス（２３；２３’）とリードアドレスバ
ス（２１；２１’）及び少なくとも１本のライトデータ
バス（２９；２９’）とリードデータバス（３１；３
１’）により前記中央処理装置に接続された少なくとも
１個のメモリ（１１）間のライト及び／もしくはリード
アクセス優先順位を管理する装置であって、前記中央処
理装置はいくつかのバスを介して前記メモリを同時にア
クセスするように設計されいおり、メモリへの無効アク
セスを管理する手段を含むことを特徴とし、該管理装置
は、少なくとも、メモリ内のライト及びリードアドレス
の同等性をその都度調べて前記アドレスが同等である場
合にはメモリへの無効アクセス状態を表す信号（３５）
を発生することができる１個のコンパレータ（１９）
と、前記無効信号（３５）により制御されてＣＰＵへの
前記リードバスを無効アクセスが存在しない場合にはメ
モリデータリードバス（３１；３１’）に接続し無効ア
クセスの場合にはＣＰＵからメモリへデータを書き込む
バス（２９；２９’）に接続してＣＰＵによる無効アク
セスの場合に前記メモリデータライトバスがＣＰＵによ
り前記リードバスへ転換されるようにする１個のダイバ
ージョンマルチプレクサ回路（２７）と、を具備する管
理装置。

【００４６】（２）．第１項記載の装置であって、前記
アドレスコンパレータ（１９）がメモリリードアドレス
バス（２１；２１’）とメモリライトアドレスバス（２
３；２３’）との間に接続されていることを特徴とする
装置。

【００４７】（３）．第１項記載の装置であって、前記
ダイバージョンマルチプレクサ回路（２７）が入力にお
いて一方ではメモリデータライトバス（２９；２９’）
に接続され他方ではメモリデータリードバス（３１；３
１’）に接続され出力において前記ＣＰＵへ向かうリー
ドバス（３３）に接続されていることを特徴とする装
置。

【００４８】（４）．前記いづれか一項記載の装置であ
って、更に一つ以上のメモリライト動作を１クロックサ
イクル以上待機させる手段（４７，３７，３９，４３，
４１）を含むことを特徴とする装置。

【００４９】（５）．第４項記載の装置であって、前記
待機させる手段はメモリライトアドレスバス（２３；２
３’）に間挿されたライトアドレスバッファー（３９）
及びライトアドレスマルチプレクサ（３７）を含み、前
記アドレスマルチプレクサ（３７）は前記ライトアドレ
スバッファー（３９）の出力に接続された入力及び前記
ライトアドレスバス（２３）まで接続された入力を有す
ることを特徴とする装置。

【００５０】（６）．第４項記載の装置であって、前記
待機させる手段はライトデータバス（２９；２９’）に
間挿されたライトデータバッファー（４３）及びライト
データマルチプレクサ（４１）を含み、前記データマル
チプレクサ（４１）は前記ライトデータバッファーの出
力に接続された入力及びライトデータバスに接続された
入力を有することを特徴とする装置。

【００５１】（７）．前記いづれか一項記載の装置であ
って、該装置は同時に管理される待機中のライトと同数
のアドレスコンパレータ（１９）を含むことを特徴とす
る装置。

【００５２】（８）．中央処理装置（ＣＰＵ）と少なく
とも１個のメモリ（１１）間のライト及び／もしくはリ
ードアクセス優先順位を管理する装置はメモリへの無効
アクセスを管理する手段を含むことを特徴とし、少なく
とも、メモリ内のライト及びリードアドレスの同等性を
その都度調べて前記アドレスが同等である場合にはメモ
リへの無効アクセス状態を表す信号（３５）を発生する
ことができる１個のコンパレータ（１９）と、前記無効
アクセス信号（３５）により制御されてＣＰＵへの前記
リードバス（３３）を無効アクセスが存在しない場合に
はメモリデータリードバス（３１；３１’）に接続し無
効アクセスの場合にはＣＰＵからメモリへデータを書き
込むバス（２９；２９’）に接続してＣＰＵによる無効
アクセスの場合に前記メモリデータライトバスがＣＰＵ
により前記リードバスへ転換されるようにする１個のダ
イバージョンマルチプレクサ回路（２７）と、を具備す
る管理装置。

【図面の簡単な説明】

【図１】本発明を使用することができるデータ処理シス
テムの実施例の略図。

【図２】データ、アドレス及びコマンドバスを有するメ
モリを示す線図。

【図３】メモリの読み取りに使用される信号の従来のタ
イミング図。

【図４】クロックサイクル毎に１アクセスしか許可しな
いメモリへの有効アクセスに対応するリード／ライト信
号構成を示す図。

【図５】本発明によるアクセス管理装置の第１の実施例
の略図。

【図６】同時メモリアクセス数が大きすぎるために発生
するアクセス競合を解決する原理を示す図。

【図７】図６の原理を実現するメモリアクセス管理装置
の別の実施例の略図。

【符号の説明】

１ システム ３ ＣＰＵ ５ デーテバス ７ コマンドバス ９ アドレスバス １１ ＲＡＭ １１ａ−１１ｎ メモリ １３ａ，１３ｂ，１３ｃ アドレスバス １５ａ，１５ｂ，１５ｃ データバス １７ コマンド信号アセンブリ １９ コンパレータ ２１，２１’ リードアドレスバス ２３，２３’ ライトアドレスバス ２５ １ビットレジスタ ２７ ダイバージョンマルチプレクサ ２９，２９’ データライトバス ３１，３１’ データリードバス ３７ アドレスバスマルチプレクサ ３９ アドレスバッファーレジスタ ４１ データマルチプレクサ ４３ データバッファーレジスタ ４７ 同期化トグル ４８ コマンドライン ４９ インバータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 中央処理装置（ＣＰＵ）と少なくとも１
   本のライトアドレスバス（２３；２３’）及びリードア
   ドレスバス（２１；２１’）及び少なくとも１本のライ
   トデータバス（２９；２９’）及びリードデータバス
   （３１；３１’）により前記中央処理装置に接続された
   少なくとも１個のメモリ（１１）間のライト及び／もし
   くはリードアクセス優先順位を管理する装置であって、
   前記中央処理装置はいくつかのバスを介して前記メモリ
   へ同時にアクセスするように設計されており、メモリへ
   の無効アクセスを管理する手段を含むことを特徴とし、
   該管理装置は、少なくとも、メモリ内のライト及びリー
   ドアドレスの同等性をその都度調べて前記アドレスが同
   等である場合にはメモリへの無効アクセス状態を表す信
   号（３５）を発生することができる１個のコンパレータ
   （１９）と、前記無効信号（３５）により制御されてＣ
   ＰＵへの前記リードバスを無効アクセスが存在しない場
   合にはメモリデータリードバス（３１；３１’）に接続
   し無効アクセスの場合にはＣＰＵからメモリへデータを
   書き込むバス（２９；２９’）に接続してＣＰＵによる
   無効アクセスの場合に前記メモリデータライトバスがＣ
   ＰＵにより前記リードバスへ転換されるようにする１個
   のダイバージョンマルチプレクサ回路（２７）と、を具
   備する管理装置。