JPS6243744A - マイクロコンピユ−タ - Google Patents

マイクロコンピユ−タ

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JPS6243744A
JPS6243744A JP60184724A JP18472485A JPS6243744A JP S6243744 A JPS6243744 A JP S6243744A JP 60184724 A JP60184724 A JP 60184724A JP 18472485 A JP18472485 A JP 18472485A JP S6243744 A JPS6243744 A JP S6243744A
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JP
Japan
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data
ram
address
control signal
cpu
Prior art date
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Pending
Application number
JP60184724A
Other languages
English (en)
Inventor
Tetsuo Kanai
金井　徹郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to US06/898,548 priority patent/US4835684A/en
Priority to DE8686111567T priority patent/DE3687867T2/de
Priority to EP86111567A priority patent/EP0212637B1/en
Publication of JPS6243744A publication Critical patent/JPS6243744A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
    • G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
    • G06F15/786—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers) using a single memory module
    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は中央処理装置（以下ＣＰＵと略す）とＲＡＭと
データバスを有し、ＣＰＵより出力するＲＡＭアドレス
信号で示されるＲＡＭのデータを、別のＲＡＭアドレス
で示されるＲＡＭに書込むことが可能なマイクロコンピ
ュータに関する。
〔従来の技術〕
第８図はこの穐のマイクロコンピュータの従来例のブロ
ック図である。
このマイクロコンピュータは、ＣＰＵ１と、データバス
ｚと、Ｒ，ＡＭ３（！：、ＣＰＵ１からＲＡＭアドレス
信号５で示されたＲＡＭ３のアドレスのデータをＣＰＵ
１からの読出し制御信号６により読出し、データバス２
に出力し、ＲＡＭアドレス信号５で示されたＲＡＭ３の
アドレスにＣＰＵ１からの書込み制御信号７によりデー
タバス上２のデータを書込む読出し書込み回路４と、レ
ジスタ８と、ＣＰＵ１からの読出し制御信号９によりレ
ジスタ８のデータを読出してデータバス２に出力し、Ｃ
ＰＵ１からの書込み制御信号１０によりデータバス２の
データをレジスタ８に書込む読出し・書込み回路１１で
構成されている。
第４図は第８図のマイクロコンピユー　において読出し
アドレスで示されたＲＡＭ８の内容を書込みアドレスで
示されたＲＡＭｆ３に書込むタイミングチャートである
。今、ＣＰＵ１よりＲＡＭアドレス信号５で示された読
出しアドレスのＲＡＭデータが読出し制御信号６でデー
タバス２に出力される。次にデータバス２のデータは書
込み制御信号１０でレジスタ８に書き込まれる。以上で
バスサイクルの読出しサイクルが終了する０次に、書込
みサイクルでレジスタ８のデータが読出し制机信号９で
データバス２に出力され、ＲＡＭアトし／ス信号５で示
された書込みアドレスのＲＡＭ　３にデータバス２のデ
ータが書込み制＃信号７で書込ま１する。
〔発明が解決しようとする問題点〕
上述し７た従来のマイクロコンピュータは、読出しアド
レスで示されたＲＡＭのデータを書込みアドレスで示さ
れたＲ　Ａ　Ｍに書き込む場合、バスサ、イクルとして
読出しサイクルと書込みサイクルが必要であり、データ
バスを占有するサイクルが２サイクル必要であるという
欠点がある。
〔問題点を解決するための手段〕
本発明のマイクロコンピュータは、ＣＰＵと、ＲＡＭと
、データバスと、ＣＰＵからの第１の書込み制御信号に
より、ＣＰＵからのアドレス信号で示されたアドレスの
ＲＡＭのデータが書込−まれるレジスタと、ＣＰＵから
の第２の書込み制御イカ号により、ＣＰＵからのアドレ
ス信号で示されたアドレスのＲＡＭにデータバス上のデ
ータを書込む手段と、ＣＰＵからの読出し制御信号によ
り、レジスタのデータを翼−ｉ；データバス上に出力す
る手段を有する。
読出しアドレスで示されたＲ　Ａ　Ｍのデータを書込み
アドレスで示されたＲ　Ａ　Ｍに書込む場合、ＲＡＭよ
りの読出しサイクルでＲＡＭのデータをデータバスに出
力せず、レジスタに保持しておくことにより、書込みサ
イクルのみデータバス２上用するため、空いたバスサイ
クルを有効に使用できる。
〔実施例〕
次に１本発明の実施例について図面を参照して説明する
。
第１図は本発明のマイクロコンピュータの一実施例のブ
ロック図、第２図はその動作を説明するタイミングチャ
ートである。
本実施例のマイクロコンピュータは、ＣＰＵ１と、ＲＡ
　Ｍ　３と、データバス２と、ＣＰ−Ｕｌがらの書込み
制御信号１３により、ＣＰＵ１からのＲＡ　Ｍアトし・
ス信号５で示されたアドレスの几ＡＭ８のデータが書込
まれるレジスタ８と、ＣＰＵ１からの書込み制御信号７
によりＣＰＵ１からのＲＡ　Ｍアドレス信号５で示され
たＲＡＭ３のアドレスにデータバス２上のデータを書込
み、ＣＰＵＩからの已出し制御信号１４によりレジスタ
８のデ次に、本実施例の動作を第２図のタイミングチャ
ートを参照して説明する。
今、ＣＰＵ１よりＲＡＭアドレス信号５で示された読出
しアドレスのＲＡＭデータが書込み制御信号１３でレジ
スタ８に書込まれる。次に、レジスタ８のデータが読出
し制御信号１４でデータバス２に出力され、ＲＡＭアド
レス信号５で示された書込みアドレスのＲＡＭ８にデー
タバス２のデータが書込み制御信号７で書込まれる。
〔発明の効果〕
以上説明したように本発明は、読出しアドレスで示され
たＲＡＭのデータを書込みアドレスで示されたＲＡＭに
書込む場合、ＲＡ　ｋｉよりの茨出しサイクルでＲＡＭ
のデータをデータバスに出力せず、レジスタに保持して
おくことにより、書込みサイクルのみデータバスを使用
するため、空いたバスサイクルを有効に使用できる効果
がある。
【図面の簡単な説明】
第１図は本発明のマイクロコンピュータの一実施例のブ
ロック図、第２図は第１図のマイクロコンピュータの動
作を説明するタイミングチャート、第８図は従来例のブ
ロック図、第４図は第３図のマイクロコンピュータの動
作を説明するタイミングチャートである。 １・・・ＣＰＵ。 ２・・・データバス、 ３・・・ＲＡＭ。 ５・・・ＲＡ　Ｍアドレス信号、 ７・・・書込み制御信号、 ８・・・レジスタ、 １２・・・読出し・書込み回路、 １８・・・書込み制御信号、 １４・・・読出し制御信号。 特許田顯入　日本電気株式会社 第１図 １込呼ルＪイ朗轟号１３ 死出し伽ｊ）則仏５１４ データバ又２　　　　　＝＝＝＝Ｘ７正コ［コＣｍ尺キ
寸８ムＨ二＝＝＝＝コＣ＝＝＝＝＝二第２図 鰻、担しホ１１４沖イ巳号　６ 杏■与ＳＩＩ匍信ぢ］Ｏ ；ン出しＩＩ］り財１号９ デ゛−タバ′ス２Ｔｈ 第３図

Claims (1)

  1. 【特許請求の範囲】 ＣＰＵと、ＲＡＭと、データバスと、ＣＰＵからの第１
    の書込み制御信号により、ＣＰＵからのアドレス信号で
    示されたアドレスのＲＡＭのデータが書込まれるレジス
    タと、ＣＰＵからの第２の書込み制御信号により、ＣＰ
    Ｕからのアドレス信号で示されたアドレスのＲＡＭにデ
    ータバス上のデータを書込む手段と、ＣＰＵからの読出
    し制御信号により、レジスタのデータをデータ バス上に出力する手段を有するマイクロコンピュータ。
JP60184724A 1985-08-21 1985-08-21 マイクロコンピユ−タ Pending JPS6243744A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP60184724A JPS6243744A (ja) 1985-08-21 1985-08-21 マイクロコンピユ−タ
US06/898,548 US4835684A (en) 1985-08-21 1986-08-21 Microcomputer capable of transferring data from one location to another within a memory without an intermediary data bus
DE8686111567T DE3687867T2 (de) 1985-08-21 1986-08-21 Mikrorechner.
EP86111567A EP0212637B1 (en) 1985-08-21 1986-08-21 Mircrocomputer

Applications Claiming Priority (1)

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JP60184724A JPS6243744A (ja) 1985-08-21 1985-08-21 マイクロコンピユ−タ

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JPS6243744A true JPS6243744A (ja) 1987-02-25

Family

ID=16158254

Family Applications (1)

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JP60184724A Pending JPS6243744A (ja) 1985-08-21 1985-08-21 マイクロコンピユ−タ

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US (1) US4835684A (ja)
EP (1) EP0212637B1 (ja)
JP (1) JPS6243744A (ja)
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EP0212637B1 (en) 1993-03-03
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