SU1619290A1 - Устройство обмена данными - Google Patents
Устройство обмена данными Download PDFInfo
- Publication number
- SU1619290A1 SU1619290A1 SU894669284A SU4669284A SU1619290A1 SU 1619290 A1 SU1619290 A1 SU 1619290A1 SU 894669284 A SU894669284 A SU 894669284A SU 4669284 A SU4669284 A SU 4669284A SU 1619290 A1 SU1619290 A1 SU 1619290A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- input
- registers
- triggers
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл построени высокопроизводительных процессоров или систем с магистральной структурой. Устройство обмена данными содержит блок 1 дешифрации номера регистра, блок 2 встроенного контрол , группу п регистров 3, коммутатор 4. Блок 2 встроенного контрол содержит п элементов ИЛИ 8, п триггеров 9, п формирователей 10, элемент И 11, дешифратор 12. Сущность изобретени заключаетс в проверке с помощью введенного блока контрол количества записанных и считанных слов во вспомогательный процессор из центрального процессора и наоборот . Процесс анализа заключаетс в проверке состо ни триггеров при формировании сигналов записи и считывани . Изобретение позвол ет повысить достоверность обмена информации.1 ил. с S
Description
Изобретение относится к вычислительной технике и может быть использовано для построения высокопроизводительных процессоров или систем с магистральной структурой.
Цель изобретения - повышение достоверности обмена путем анализа количества записанных и считанных дан-. НЫХ. эд
На чертеже приведена функциональная схема устройства.
Устройство содержит блок 1 дешифра-: ции номера регистра, блок 2 встроенного контроля, группу η регистров 3, эд коммутатор 4, запоминающий блок 5 бло ка 1, регистр 6 блока 1, дешифратор 7 блока 1, η элементов ИЛИ 8 блока 2, η триггеров 9 блока 2, η формирователей 10 блока 2, элемент И 11 блока 20 2, дешифратор 12 блока 2, шину 13 управления, шину 14 данных, централь- . ный процессор 15, вспомогательный процессор 16, шину 17 адреса.
Устройство работает следующим об- 25 разом.
По шине 13 поступает сигнал начальной установки, устанавливающий триггеры 9 в нулевое состояние. Центральный процессор 15 управляет системой, , jg куда входит и вспомогательный про-., цессор 16. При этом по шинам 17, 14 й 13 передаются соответственно адрес, данные и сигналы управления. Блок 1 дешифрации номера регистра настроен на подслушивания шины 17 адреса, т.е. когда на шине присутствует ад-г рес, по которому передается операнд для процессора 16, блок 1 формирует сигнал на одном из своих выходов, ука-дд зывая, какой по порядку операнд готов для записи в регистры 3.
При этом с блока 5 считывается порядковый номер операнда, записанный 45 в него предварительно. Номер операнда по сигналу на входе стробирования . адреса устройства записывается в регистр 6. Из информации на выходе регистра 6 дешифратор 7 формирует сиг- /5й нал единичного уровня на одном из выходов. Этот сигнал поступает на вход элемента ИЛИ 8 (на втором входе эле·; мента Я - сигнал нулевого уровня) и из него на синхровход соответствую- \эд щего триггера 9·, устанавливая его в единичное состояние. Из сигнала единичного уровня на выходе формирователя 10; формируется импульс, поступающий на вход выборки соответствую 'щего регистра 3.
В это время на шине 14 данных готовы данные для записи, .которые по входу стробирования данных записываются в тот регистр 3, на входе выборки которого находится импульс. После записи всех операндов для процессора 16 все триггеры 9 установлены в единичное состояние и во все регистры 3 записаны операнды. После записи всех операндов процессор 15 выдает признак по шине 13 управления процессору 16, свидетельствующий о готовности. данных.
Процессор 16 производит считывание : данных из регистров 3 следующим образом. На адресном выходе процессора 16 формируется адрес, который поступает на входы коммутатора 4. По этому адресу на выход коммутатора 4 поступает информация из соответствующего регистра 3. Одновременно адрес поступает на входы дешифратора 12, на одном из выходов которого формируется, сигнал единичного уровня, который через соответствующий элемент ИЛИ 8 поступает на синхровход триггера 9, ус·; танавливая его в противоположное со-, .стояние (т.е. в нулевое состояние).
После считывания всех операндов все триггеры 9 установлены в нулевое со- стояние и, соответственно, на инверсных выходах будут сигналы.единичного уровня, которые формируют на выходе элемента Й 11 сигнал единичного уровня, поступающий по разряду шины 13, например, в регистр состояния процессора 16. После считывания операндов процессор 16 анализирует регистр состояния. Нулевая информация в разряде, поступающем из элемента И 11, свидетельствует о неисправности при обмене данными, т.е. записалось и г считалось разное количество операндов или по одному из адресов производились неоднократно запись или считывание. После выполнения.программы процессор 16 выдает в nponeqcop 15 сигнал об окончании вычисления, после чего процессор 15 производит установку триггеров 9. Работа устройства возобновляется.
Claims (2)
- Формула изобретенияУстройство обмена данными, содержащее блок дешифрации номера ре1619290 гистра, информационный вход которого соединен с первым адресным входом устройства, управляющий вход - с входом стробирования адреса устройства, группу η регистров, информационные входы которых, подключены к информационному входу устройства, а синхровходы - к входу стробирования данных устройства, выходы η регистров группы подключены соответственно к информационным входам коммутатора, управляющий вход и выход которого подключены соответственно к второму адресному входу устройства и к информационному выходу устройства, о т лича ющ е е с я тем, что, с целью повышения достоверности обмена, в него введен блок встроенного контроля, содержащий η элементов ИЛИ,
- 2 С дешифратор, элемент И,η триггеров и η формирователей, выходы которых подключены соответственно к входам выборки η регистров группы, а входы · к прямым выходам η триггеров соответственно, инверсные выходы которых соединены соответственно с установочными входами η триггеров и с входами элемента И соответственно, ι Ю выход которого является управляющие выходом устройства, первые входы η элементов ИЛИ соединены, соответственно с выходами блока дешифрации номера регистра, вторые входы - с выхода15 ми дешифратора соответственно,вход которого соединен с вторым адресным входом устройства, выходы η элементов ИЛИ соединены соответственно с синхровходами η триггеров, входы сброса которых соединены и подключены к~ входу установки устройства.t Составитель Л.Логачева
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894669284A SU1619290A1 (ru) | 1989-03-30 | 1989-03-30 | Устройство обмена данными |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894669284A SU1619290A1 (ru) | 1989-03-30 | 1989-03-30 | Устройство обмена данными |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1619290A1 true SU1619290A1 (ru) | 1991-01-07 |
Family
ID=21437352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894669284A SU1619290A1 (ru) | 1989-03-30 | 1989-03-30 | Устройство обмена данными |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1619290A1 (ru) |
-
1989
- 1989-03-30 SU SU894669284A patent/SU1619290A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР 1474647, кп. G Об F 9/46, 1987. Авторское свидетельство СССР V 1325497, кп. О 06 F 15/16, 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1422952A (en) | Data processing system fault diagnostic arrangements | |
JPS6243744A (ja) | マイクロコンピユ−タ | |
SU1619290A1 (ru) | Устройство обмена данными | |
RU2000117017A (ru) | Система для программного управления технологическим оборудованием | |
SU1368889A1 (ru) | Периферийный процессор дл обработки сигналов | |
SU1347097A1 (ru) | Запоминающее устройство с коррекцией программы | |
SU611257A1 (ru) | Устройство дл контрол оперативной пам ти | |
SU1298758A2 (ru) | Устройство сопр жени процессора с арифметическим расширителем | |
SU1488815A1 (ru) | Устройство для сопряжения источника и приемника информации | |
SU1317444A2 (ru) | Устройство дл отладки программ | |
SU1552189A1 (ru) | Устройство дл контрол программ | |
SU1348839A1 (ru) | Устройство дл отладки программно-аппаратных блоков | |
SU1697083A2 (ru) | Устройство обмена данными | |
SU1278869A1 (ru) | Устройство дл сопр жени ЭВМ с внешними устройствами | |
SU1305771A1 (ru) | Устройство управлени буферной пам тью | |
SU1238091A1 (ru) | Устройство дл вывода информации | |
SU1267415A1 (ru) | Микропрограммное устройство управлени | |
SU760076A1 (ru) | Устройство для сопряжения1 | |
SU1695381A1 (ru) | Запоминающее устройство | |
SU1527639A1 (ru) | Устройство дл сопр жени внешних устройств с магистралью ЭВМ | |
SU1312591A1 (ru) | Устройство дл сопр жени ЭВМ с внешним устройством | |
SU1339569A1 (ru) | Устройство дл формировани сигнала прерывани при отладке программ | |
RU1795558C (ru) | Устройство дл ввода-вывода данных | |
SU1417002A1 (ru) | Устройство идентификации адреса периферийного модул | |
SU1737454A1 (ru) | Устройство дл запоминани трассы функционировани многопроцессорных систем |