SU1348839A1

SU1348839A1 - Устройство дл отладки программно-аппаратных блоков

Info

Publication number: SU1348839A1
Application number: SU853878403A
Authority: SU
Inventors: Ольга Юрьевна Гудзенко; Леонид Меерович Кельнер; Валерий Иосифович Сигалов; Александр Алексеевич Юрасов
Original assignee: Предприятие П/Я А-3361
Priority date: 1985-03-27
Filing date: 1985-03-27
Publication date: 1987-10-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при разработке микроконтроллеров , микро-ЭВМ и других средств вычислительной техники на основе однокристальных микропроцессоров. Цель изобретени - повышение точности отладки . Устройство содержит блоки посто нной и оперативной пам ти,группы элементов И, ИЛИ, дешифраторы, триггеры, мультиплексоры, регистры, блоки сравнени , вибраторы, элементы И, элементы ИЛИ, счетчики. Изобретение позвол ет осуществл ть отладку программ на самых ранних этапах разработки с использованием блока пам ти отлаживаемых программ. 2 ил. I (Л со 4 00 00 со со

Description

Изобретение относитс к вычислительной технике и может быть использовано при разработке микроконтроллеров , микроэвм и других средств вычислительной техники на основе однокристальных микропроцессоров (МП).

Цель изобретени - повышение точности отладки.

На фиг. 1 и фиг. 2 приведена схема устройства дл отладки программно аппаратных блоков.

Устройство состоит из блока 1 посто нной пам ти, информационные выходы которого через двухстороннюю магистраль соединены с информационными выходами элементов И группы 2, с первыми входами элементов li группы 3, с информационными входами ре- 1 истра t, с пыходами элементов И групп 5 и 6, с первыми информационными входами блока 7 оперативной пам ти, с информационными входами 8- 11 регистров, с информационными входами блока 12 оперативной пам ти отлаживаемых программ, с выходами элементов И групп 13 и 14, с информационными входами первого сравниваемого слова блоков 15 и 16 сравнени , с первыми входами элементов И группы 17, с информационными входами-выходами 18 устройства, с первыми информационными входами мультиплексора 19 первые младшие разр ды информационных входов-выходов 18 устройства соединены соответственно с информационными входами блоков 20 и 21 одноразр дной пам ти, адресные входы 22 устройства соединены с адресными входам блока 1 посто нной пам ти, блока 12 оперативной пам ти отлаживаемых программ , с вторыми информационными входами блока 7 оперативной пам ти, с информационными входами дешифраторов 23-26, с информационными входами первого сравнивгтемого слова блоков 27 и 28 сравнени , с первыми входами элементов И групп 29 и 30, с пр мыми входами элемента И 31, с вторыми информационными входами мультиплексора 19, вход 32 обращени устройства соединен с первым входом первого элемента элементов И групп 33 и 34, с первыми инверсными управл ющими входами дешифраторов 23-26, с входом обращени блока 1 посто нной пам ти, с инверсным входом элементов И 31 и 35, с первым пр м1лм входом элементов И 36-38, с П1иерс}1ым входом элемен

5

0

та И 39, вход 40 чтени устройства соединен с первым входом второго элемента элементов И групи 33 и 34, с входом чтени блока 1 посто нной пам ти , с вторым управл ющим входом дешифраторов 23 и 26, с вторым инверсным входом элемента И 38, с инверсным входом элемента И 41, с первым инвер сным входом элемента ИЛИ 42 и 43, с первым пр мым входом элемента ИЛИ 44, с инверсным входом элемента И 45,вход 46 записи устройств подключен к первому входу третьего элемента элементов И групп 33 и 34, к вторым управл ющим входам дешифраторов 24 и 25, к инверсному входу элементов И 47- 49, к второму инверсному входу элемента ИЛИ 42, к второму инверсному входу элемента И 37 и элемента ИЛИ 43, к второму пр мому входу элемента ИЛИ 44, вход 50 начальной установки устройства подключен к первому входу элемента ИЛИ 51, второй вход 5 которого соединен с выходом одновиб- ратора 52, а выход соединен с входом начальной установки рех истра 4, счетчика 53, триггера 54, первым пр мым входом элемента ИЛИ 55-58 и с выходом 59 начальной установки устройства , первый и второй тактирующие выходы которого подключены к соответствующим выходам генератора 60, второй тактирующий выход которого соединен также с первым входом элемента И 61, второй вход которого подключен к единичному выходу триггера 62, а выход - к счетному входу счетчика 53, информационные входы которого соединены с выходами регистра 4,вход занесени информации которого подключен к первому пр мому входу элемента Ш1И 63 и к выходу элемента И 48,пр мой вход которого соединен с выходом элемента И 31, выход переполнени счетчика 53 соединен с вторыми входами элементов ИЛИ 58 и 63, а вход записи информации - с выходом элемента ШШ 63, выход элемента ИЛИ 58 соединен с входом начальной установки триггера 62, информационный вход которого через резистор подключен к потенциалу единичного уровн , а тактирующий вход - к выходу элемента ИЛИ 64, первый вход которого соединен с входом записи блока 12 оперативной пам ти отлаживаемых программ, с выходом элемента И 37, третий пр мой вход которого соединен с третьим

0

5

0

5

0

5

пр мым входом элемента И 38, с пр мым входом элемента И 39, с третьим инверсным управл ющим входом дешифратора 23, с первым инверсным управл ющим входом дешифратора 65, с выходом элемента ИЛИ 66, выход элемента И 38 соединен с вторым пр мым входом элемента ИЛИ 64, с входом чтени блока 12 оперативной пам ти отлаживаемых программ, с первыми входами элементов И группы 13, вторые входы которой соединены с информационными выходами блока 12 оперативной пам ти отлаживаемых программ, выход дешифратора 65 соединен с входом занесени информации регистра 67, выходы которого подключены к первым входам элементов И группы 5, вторые входы ко- 1торых соединены с выходом дешифратора 23, выходы мультиплексора 19 соединены с адресными входами блоков 20 и 21 одноразр дной пам ти, а управл ющий инверсный вход мультиплексора 19 соединен с входами записи информации блоков 20 и 21 одноразр дной пам ти , с вторыми инверсными входами элементов И 35 и 36, с выходом дешифратора 24, третий инверсный управл ющий вход которого соединен с управл ющим входом блока 1 посто нной пам ти, с третьим инверсным управл ющим входом дешифратора 26, с пр мым выходом триггера 54, выходы элементов И 35 и 36 подключены соответственно к входам чтени блоков 20 и 21 одноразр дной пам ти, третьи пр мые входы элементов И 35 и 36 подключены к выходу элемента ИЛИ 42, информационные входы-выходы 68 устройства соединены с информационными входами регистра 67, с первыми входами элементов И группы 2, с выходами эле- ментов И группы 3, вторые входы которых соединены с выходом элемента И 49, пр мой вход которого соединен с пр мым входом элемента И 41, с вторыми входами элементов И групп 34 и 29, с первым входом элемента И 69, с вы- ходОм элемента И 39, выход элемента И 41 соединен с вторыми входами элементов И группы 2, выходы элементов И группы 29 соединены с информационными входами дешифратора 65 и с адресными входами-выходами 70 устройства , входы-выходы обращени 71 и записи 72 устройства соединены соответственно с вторым и третьим инверсными управл ющими входами дешифрато0

5

0

5

0

5

0

5

0

5

ра 65, с выходами первого и третьего элементов И группы 34, выход второго элемента И группы 34 подключен к выходу 73 чтени устройства, вход 74 готовности устройства соединен с вторым входом элемента И 69, выход которого подключен к первому входу элемента ИЛИ 75, второй и третий входы которого подключены соответственно к инверсному выходу триггера 62 и к выходу элемента И 76, первый вход которого соединен с входом 77 готовности устройства, второй вход элемента И 76 соединен с вторыми входами элементов И группы 30 и 33, с пр мыми входами элементов И 45 и 47 и с выходом элемента ИЛИ 78, первый инверсный вход которого соединен с первым пр мым входом элемента ИЛИ 66 и с выходом блока 20 одноразр дной пам ти, выход блока 21 одноразр дной пам ти соединен с вторым пр мым входом элемента ИЛИ 66 и с вторым инверсным входом элемента ИЛИ 78, выходы дешифратора 25 соединены соответственно с входами занесени информации регистров 8-11, выходы которых соединены соответственно с информационными входами второго сравниваемого слова блоков 27, 15, 16 и 28 сравнени , выходы которых соединены соответственно с планирующими входами триггеров 79-82, информационные входы которых подключены через резистор к потенциалу высокого уровн , входы начальной установки этих триггеров подключены к выходу элемента ИЛИ 57, второй вход которого соединен с выходом одновибратора 83, вход которого соединен с выходом элемента ИЛИ 44, пр мые выходы триггеров 79 и 80 соединены соответственно с первым и вторым входами элемента И 84, подключенного своим выходом через одновиб- ратор 85 к единичному входу триггера 54, пр мые выходы триггеров 81 и 82 соединены соответственно с первым и вторым входами элемента И 86, выход которого соединен с входом одновибратора 52, выход элемента ИЛИ 43 соединен с первым входом элемента И 87, второй вход которого подключен к третьему управл ющему входу дешифратора 26, а выход соединен с первым управл ющим входом блока 7 оперативной пам ти и с первым входом элемента ИЛИ 88, второй вход которого подключен к выходу переполнени счетчика 89 и к второму входу элемента ИЛИ 56, выход которого подключен к входу начальной установки счетчика 89, информационные выходы которого соединены с управл ющими входами мультиплексора 90, выходы которого соеди- нены с первыми входами элементов И группы 6, перва - треть группы информационных выходов блока 7 опера- тивной пам ти подключены соответственно к первой - третьей группе информационных входов мультиплексора 90, выход дешифратора 26 соединен со счетным входом счетчика 89, с вторым управл ющим входом блока 7 оперативной пам ти, с вторыми входами элементов И группы 6, выход элемента 1ШИ 75 соединен с выходом 91 готовности устройства, выход элемента ИЛИ 88 соединен со счетным входом счетчика 92, информационные выходы которого соединены с адресными входами блока 7 оперативной пам ти, выход неисполнени счетчика 92 соединен с вторым входом элемента ИЛИ 55, выход которого подключен к входу начальной установки счетчика 92, выход элемента И 47 соединен с вторыми вх одами элементов И группы 17, выходы которых соединены с первыми входами элементов И группы 14 и с информационными входами-выходами 93 устройства адресные выходы 94 устройства соединены с выходами элементов И группы 30, выход элемента И 45 соединен -с вторыми входами элементов И группы 14, выходы обращени 95 и записи 96 устройства соединены с выходами первого и третьего элементов И группы 33, выход второго элемента И которой соединен с выходом 97 чтени устройства .

Устройство работает следующим образом .

Сигнал начальной установки с входа 50 устройства через элемент ИЛИ 51 производит начальную установку счетчиков 92 и 89 (через элементы ИЛИ 55 и 56), триггеров 54, 79, 80, 81 и 82 через элемент ИЛ} 57, регистра 4 и счетчика 53, триггера 62 через элемент ИЛИ 58 и микропроцессора (на фиг, 1 не показано).

Уровень О с пр мого выхода триггера 62 через элемент И 61 запрещает передачу тактовых сигналов с второго выхода генератора 60 на синхровход регистра 4. Уровень 1 с инверсного

0

5

0

выхода триггера 62 поступает на вход элемента ИЛИ 75, на двух остальных входах которого присутствует также уровень 1. Сигнал высокого уровн с выхода элемента ИЛИ 75 поступает на вход готовности МП (с выхода 9Т готовности устройства). После начальной установки МП начинает с нулевых адресов обработку программы-монитора , содержащейс в блоке 1 посто нной пам ти. В соответствии с этой программой МП находитс в цикле ожидани команд, подаваемых с управл ющей ЭВМ (на фиг. 1 не показанной). Команда в виде соответствующего кода передаетс от управл ющей ЭВМ по информационным входам-выходам 68 устройства , и при наличии определенного кода адреса на адресных входах-выхо - дах 70 устройства, а также сигналов обращени и записи на соответствующих входах-выходах 71 и 72 устройства запоминаютс в регистре 67 при

5 срабатывании дешифратора 65. Микропроцессор в соответствии с выполн емой программой опрашивает этот регистр , выставл соответствующий код адреса на адресных входах 22 устрой- ройства и сигналы обращени и чтени на соответствующих управл ю цих входах 32 и 40 устройства. При этом срабатывает дешифратор 23, сигнал с выхода которого разрешает передачу информации с регистра 67 через элемен ты И группы 5 на информационные входы-выходы 18 устройства. Прочитав КОД из регистра 67, МП переходит к выполнению подпрограммы обработки полученной команды. В соответствии с получаемыми командами МП производит программирование блоков 20 и 21 одноразр дной пам ти и регистров 8- 11. Эти операции производ тс следующим образом.

На адресных входах 22 устройства МП выставл ет код адреса, соответствующий услови м срабатывани одного из дешифраторов 24 или 25, сопровожда его сигналом на входе 32 обращени устройства, а на информационных входах-выходах 18 устройства МП устанавливает необходимые коды, сопровожда их сигналом по входу 46 записи устройства. При наличии указан- ных условий в блоки 20 и 21 одноразр дной пам ти и в регистры 8-11 записываетс информаци , необходима дл отладки микропроцессорного устройст0

0

5

0

5

ва. В блоки 20 и 21 одноразр дной пам ти дл каждого сегмента пам ти и норма ввода-вывода (весь объем адресуемой пам ти условно разбиваетс на сеггенты равного объема) записываютс следующие услови : будет ли при отладке использоватьс блок 12 оперативной пам ти отлаживаемых программ или пам ть отлаживаемого микропроцессорного устройства (ОМУ)| будут ли при отладке использоватьс устройства ввода-вывода (УВВ) управл ющей ЭВМ или УВВ ОМУ,

В соответствии с этими услови ми во врем отладки при каждом обращении МП к пам ти или УВВ на одном из управл ющих выходов элементов ИЛИ 78 или 66 соответственно вырабатываетс сигнал уровн 1.

В регистры 8-11 записываютс коды условий, по которым отладка должна начатьс , а также услови окончани отладки. Б соответствии с этими услови ми на единичном выходе триггера 54 вырабатываетс сигнал режима. В режиме отладки этим сигналом блокируетс блок 1 посто нной пам ти, включаетс блок 7 оперативной пам ти (через элемент И 87), этот же сигнал блокирует работу дешифратора 24.

Перейд в режим отладки, микропроцессор начинает отработку программы , загруженной в блок 12 оперативной пам ти отлаживаемых программ , либо наход щейс в пам ти ОМУ (в зависимости от программировани блоков 20 и 21 одноразр дной пам ти). В случае использовани блока 12 оперативной пам ти отлаживаег 1х программ при передаче информации из МП последний выставл ет на адресных входах 22 устройства код адреса обращени к определенной чейке блока 12 оперативной пам ти отлаживаемых программ, а на информационных входах-выходах 18 устройства записываемый код, сопровожда адрес и данные сигналом низкого уровн на управл ющем входе 46 записи .устройства. В это же врем срабатывают на выставленный адрес блоки 20 и 21 одноразр дной пам ти, наход щиес в режиме считывани информации (так как на выходах элементов И 35 и 36 присутствует уровень 1) и на выходе элемента ИЛИ 66 по вл етс сигнал высокого уровн , разрешающий запись информации в блок 12 оперативной пам ти отлаживаемых программ

13488398

через элемент И 37, на оставшихс входах которого присутствуют также

5

0

сигналы, разрешающие его работу.

В случае чтени информации из блока 12 оперативной пам ти отлаживаемых программ МП выставл ет на адресных входах 22 устройства адрес обращени , сопровожда его сигналом низкого уровн на входе 40 чтени устройства. Этот сигнал поступает на инверсный вход элемента И 38, на оставшихс входах которого присутствуют сигналы высокого уровн . Высокий уровень с выхода элемента И 38 поступает на вход чтени информации блока 12 оперативной пам ти отлаживаемых программ и на вторые входы элементов И группы 13, разрешающие передачу информации на информацичэн- ные входы-выходы 18 устройства.

В случае использовани пам ти ОМУ на выходе ИЛИ 78 вырабатываетс сигнал высокого уровн , разрешающий об- 5 мен управл ющими, информационными и адресными сигналами МП с пам тью ОМУ через элементы И следующих групп 30, 17, 14, 33. Элементы И 37 и 38 при этом блокированы, так как на выходе элемента ИЛИ 66 присутствует уровень О.

Синхронизаци работы микропроцессора с пам тью или УВВ осуществл етс по выходу 91 готовности устройства. При обращени х к пам ти последн устанавливает на выходе элемента ИЛИ 75 (через один из его входов) уровень О. Сигнал этого уровн остаетс до тех пор, пока пам ть не закончит свой

0

5

внутренний цикл работы (т.е. не произведет запись или чтение информации ) . После окончани внутреннего цикла на выходе элемента ИЛИ 75 устанавливаетс уровень 1. Микропроцессор , обратившись к пам ти, приостанавливает свою работу на все то врем , в течение которого на выходе 91 готовности устройства остаетс уровень О.

Программирование времени цикла па- 1ЦЯТИ моделируемого устройства производитс следующим образом.

Пусть МП находитс в цикле ожидани команд, поступающих от управл ющей ЭВМ. Получив команду, МП переходит (в соответствии с программой, содержащейс в блоке 1 посто нной пам ти ) к реализации подпрограммы ее обработки .

Пусть поступила команда программировани времени цикла пам ти. 1уст эта команда размещаетс в двух словах . Первое слово - код операции прграммировани моделировани времени цикла пам ти. Второе слово команды задает врем цикла. Микропроцессор, получив эту информацию, устанавливает на адресных входах 22 устройства соответствующий адрес обращени и на информационных входах-выходах 18 устройства код, соответствующий заданному времени цикла пам ти, сопровожда коды адреса и данных сиг налами низкого уровн на управл ющих входах обращени 32 и записи 46 устройства . Код адреса вместе с уровнем О на входе 32 обращени устройства вызывает уровень 1 на выходе элемента И 31, который подготавливает пр мой вход элемента И 48. Сигнал низкого уровн на входе 46 записи устройства воздействует на инверсный вход элемента И 48 - сигнал высокого уровн , с выхода которого поступает на стробирующий вход регистра 4,производ запись информации с информационных входов-выходов 18 в регистр 4. Эта же информаци с выходов регистра 4 поступает на информационные входы счетчика 53. Сигнал высокого уровн с выхода элемента И 48 через элемент ИПИ 63 поступает на вход занесени счетчика 53, производ в него запись кода времени цикла пам ти . Длительность сигнала на выходе элемента Н 48 такова, что обеспечивает последовательную запись информации в регистр 4 и в сче.тчик 53.

В процессе отладки при обращени х МП к блоку 12 оперативной пам ти отлаживаемых программ (как уже описывалось выше) срабатывает один из элементов И 37, либо И 38. Сигнал высокого уровн поступает на один из входов элемента ИШ1 64. Сигнал с его выхода стробирует С-вход триггера 62, производ передним фронтом установку последне1-о. Уровень О с инверсного выхода триггера 62 поступает через элемент ИЛИ 75 на выход 91 готовности устройства. Микропроцессор приостанавливает свою работу. Сигнал высокого уровн с пр мого выхода триггера 62 поступает на один из чходов элемента И 61, который при этом пропускает тактовые импульсы с второго входа на выход, поступающие

0

5

g

0

5

0

5

0

5

на счетный вход счетчика 53, работающего на вычитание. Счетчик считает импульсы до переполнени , после чег о на его выходе заема по вл етс импульс, который через элемент ИЛИ 63 заносит в .счетчик 53 код из регистра 4, через элемент ИЛИ 58 сбрасывает триггер 62, низкий уровень с пр мого выхода которого блокирует элемент И 61, запреща передачу тактовых импульсов на счетчик, а высокий уровень с инверсного вьпсода поступает через элемент ИЛИ 75 на выход 91 готовности устройства, разреша тем самым дальнейщую работу МП, Таким образом, схема подготавливаетс к следующему машинному циклу МП.

Генератор 60 по своим управл ющим выходам осуществл ет тактировку МП. Пусть требуетс моделирование пам ти с максимальным быстродействием. В этом случае при программировании регистр 4 и счетчик 53 обнул ютс .

При выполнении программы первьй же импульс на счетном входе счетчика 53 вырабатывает на его выходе импульс переполнени , который устанавливает . на инверсном выходе триггера 62 сигнал высокого уровн . К моменту анализа МП состо ни входа готовности на последнем оказываетс уровень 1, поэтому обмен информацией между блоком 12 оперативной пам ти отлаживаемых программ-и МП происходит без задержки .

В случае использовани УВВ управл ющей ЭВМ (на фиг. 1 не показанных) обмен информацией между МП и УВВ производитс следуюищм образом.

При выдаче информации МП на адресных входах 22 устройства выставл ет соответствующий адрес обращени к одному из УВВ, а на информационных входах-выходах 18 - передаваемые данные, сопровожда их сигналами записи и обращени на соответствующих входах 46 и 32 устройства. В соответствии с предварительным программированием блоков 20 и 21 .одноразр дной пам ти на выходе элемента ИЛИ 66 по вл етс сигнал уровн 1, который при наличии сигнала обращени через элемент И 39 разрешает передачу кода адреса через элементы И группы 29, также подготавливаютс пр мые входы элементов И 41 и 49. При записи информации срабатывает И 49 и через элементы И группы 3 разрешена передача кодов с информационных входов-выходов 18 устройства на информационные входы-выходы 68. Также разрешена работа элементов И труп пы 34, через которые передаютс управл ющие сигналы от МП к управл ющей ЭВМ. Эти сигналы воздействуют на УВВ управл ющей ЭВМ, вызыва вывод информации в соответствующий порт.

Прием информации из УВВ управл ющей ЭВМ производитс аналогично выдаче , с той лишь разницей, что низкий уровень сигнала чтени по вл етс на инверсном входе элемента И 41 и сигнал с его выхода разрешает передачу информации с информационных входов-выходов 68 устройства на информационные входы-выходы 18 через элементы И группы 2.

Синхронизаци работб УВВ управл ющей ЭВМ осуществл етс через вход 74 готовности устройства, через зле- мент И 69, на втором входе которого присутствует сигнал высокого уровн с выхода элемента И 39.

В течение всего времени пребывани устройства в режиме отладки в блоке 7 оперативной пам ти запоминаетс информаци , присутствующа на адресных входах 22 и информационных входах-выходах 18 устройства. При на личии сигналов записи или чтени на входах 46 или 40 устройства срабатывает элемент ИЛИ 43 (сигнал высокого уровн ), с выхода которого через эле мент И 87 (на втором входе которого в режиме отладки уровень 1) вырабатываетс сигнал записи в блок 7 оперативной пам ти, этот же сигнал через элемент ИЛИ 88 вырабатывает сигнал на счетном входе счетчика 92, код состо ни на выходах которого увеличиваетс на единицу. Таким образом , подготавливаетс следующий адрес обращени к блоку 7 оперативной пам ти.

В режиме отладки в блоках 16 и 28 сравнени производитс сравнение кодов адреса и данных с заданными в качестве условий выхода из режима отладки (предварительно записанными в регистрах 10 и 11). При совпадении кодов триггеры 81 и 82 устанавливаютс в 1 (при получении соответствующих сигналов сравнени с выходов блоков 16 и 28 сравнени ), при этом срабатывает элемент И 86 И на выходе одновибратора 52 вырабатываетс сиг48839 2

нал начальной установки соответствующей длительности, который через элемент ИЛИ 51 производит начальную установку аналогично описанной. После этого МП начинает отработку программы-монитора , содержащейс в блоке 1 посто нной пам ти. Как правило, после отладки оператора интересует

1Q информаци , содержаща с в блоке 7 оперативной пам ти.

Микропроцессор, получив команду чтени информации из блока 7 оперативной пам ти, переходит к подпро15 грамме ее отработки, выставл при этом соответствующий адрес, сигналы обращени и чтени на входах 22, 32 и 40 устрор1ства. При этом срабатывает дешифратор 26, сигнал с выхода

2Q которого поступает на вход чтени блока 7 оперативной пам ти, на выходах которого по вл етс записанна ранее информаци , представленна в виде трехбайтного кода (2 байта 25 код адреса, 1 байт - код данных), каждый из байтов поступает на соответствующую группу входов мультиплексора 90. Чтение информации производитс по нулевому адресу, так

3Q как после окончани режима отладки счетчик 92 устанавливаетс в О. Нулевой код с выходов счетчика 89 поступает на два управл ющих входа мультиплексора 90, что соответствует передаче информации с первой группы его входов на входы элементов И группы 6, на вторых входах которых присутствует сигнал высокого уровн , разрешающий передачу информации на информационные входы-выходы 18 устройства . Кроме тог о, сигнал с выхода дешифратора 26 поступает на счетный вход счетчика 89 и при окончании этого сигнала задним его фронтом происходит увеличение на единицу кода, присутствующего на выходах счетчика 89.

Таким образом, на выходе счетчика при следующем чтении информации находитс код 01, и передача содер- жимого блока 7 оперативной пам ти производитс через вторую группу входов мультиплексора 90. После чтени второго байта на выходе счетчика 89 присутствует код 10, что соответст55 вует передаче информации через третью группу входов мультиплексора 90. При третьем чтении прочитываетс третий iбайт информации. При четвертом обра-

35

40

45

)3

щении к блоку 7 оперативной пам ти информаци не прочитана, так как на управл ющих входах мультиплексора присутствует код 11 и его работа при этом запрещена. Однако, при этом обращении на выходе переполнени счетчика 89 по вл ет с сигнал высокого уровн , который через элемент ИЛИ 56 производит начальную установку счетчика 89, и этот же сигнал через элемент ИЛИ 88 поступает на счетный вхо счетчика 92, увеличива на единицу код на его выходах, что соответствует следующему адресу обращени к блоку 7 оперативной пам ти. Следующие три байта будут прочитаны аналогичным образом.

Микропроцессор, получа коды из блока 7 оперативной пам ти, производит их передачу в соответствующий порт управл ющей ЭВМ под управлением программы-монитора.

Claims

Формула изобретени

Устройство дл отладки программно аппаратных блоков, содержащее блок посто нной пам ти, дес ть групп элементов И, дес ть элементов ИЛИ, п ть дешифраторов, п ть регистров, блок оперативной пам ти, два мультиплексора , первый и второй одноразр дные блоки пам ти, двенадцать элементов И два счетчика, три одновибратора, четыре блока сравнени , п ть триггеров и генератор тактовых импульсов, причем первый и второй выходы генератора тактовых импульсов подключены к первому и второму тактирующим выходам устройства, перва группа информационных входов-выходов устройства через двустороннюю магистраль соединена с группой выходов блока посто нной пам ти, выходами элементов И первой группы, с первыми входами элементов И второй группы, с выходами

1

элементов И третьей группы, с первой группой информационных входов блока оперативной пам ти, с информационными входами первого, второго, третьего и четвертого регистров, с входами первого и сравниваемого числ первого и второго блоков сравнени , старшие разр ды первой группы информационных входов-выходов устройства соединены с первой группой информационных входов первого мультиплексора , первый и второй младшие разр ды первой группы информационных вхо

34883914

дов-выходов устройства соединены с информационными входами соответственно первого и второго одноразр дных блоков пам ти, перва группа адресных входов устройства соединена с группой адресных входов блока посто нной пам ти, с входами элементов И четвертой группы, с группами инфор10 мационных входов первого, второго, третьего и четвертого дешифраторов, С второй группой информационных входов блока оперативной пам ти, с группами входов первого сравниваемого

15 числа третьего и четвертого блоков сравнени , с первыми входами элементов И п той группы, группа старших разр дов первого адресного входа устройства соединена с второй группой

2Q информационных входов первого нуль- типл ексора, первый вход обращени устройства соединен с первым инверсным входом первого элемента И, с первым пр мым входом второго элемента И,

25 с первыми инверсными входами разрешени первого, второго, третьего и четвертого дешифраторов, с первым инверсным входом третьего элемента И, с первым входом обращени блока пос30 то нной пам ти, с первым входом первого элемента И шестой группы, с первым входом первого элемента И седьмой группы, первый вход записи устройства соединен с первым входом второго элемента И седьмой группы, с первым инверсным входом первого и второго элементов ИЛИ, с первым инверсным входом четвертого и п того элементов И, с вторыми инверсными входами разрешени первого и третьего дешифраторов, с первым пр мым входом третьего элемента ИЛИ, с входом второго элементов И шестой группы, первый вход чтени устройства соединен с вторым входом обращени блока посто нной пам ти, с вторым инверсным входом первого элемента ИЛИ, с первьм входом третьего элемента И

35

40

45

50

55

седьмой группы, с первым инверсным входом шестого элемента И, с вторыми инверсными входами разрешени второго и четвертого дешифраторов, с вторым инверсным входом второго элемента ИЛИ, с вторым пр мым входом третьего элемента ИЛИ, с первым инверсным входом седьмого элемента И и с первым входом третьего элемента И шестой

группы, вход сброса устройства соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с первым входом п того, шестого и седьмого элементов ИЛИ, с входом установки нул первого триггера и с выходом сброса устройства, выход первого одновибратора соединен с вторым входом четвертого элемента ИЛИ, втора группа адресных входов-выходов устройства через двунаправленную ма- гистраль соединена с выходами элементов И четвертой группы, с группой информационных входов п того дешифратора , первый выход первого элемента И седьмой группы соединен с первым инверсным входом разрешени п того дешифратора и через двунаправленную магистраль - с входом-выходом обращени устройства, выход второго элемента И седьмой группы соединен с вторым инверсным входом разрешени п того дешифратора и через двунаправленную магистраль - с входом-выходом записи устройства, выход третьего элемента И седьмой группы соединен с выходом чтени устройства, вторые информационные входы-выходы устройства через двусторонюю магистраль соединены с первыми входами элементов И первой

группы, с выходами элементов И вто- роц группы, с информационными входами п того регистра, вход записи которого соединен с выходом п того дешифратора , выходы п того регистра соединены с первыми входами элементов И третьей группы, выход второго дешифратора соединен с вторыми входами элементов И третьей группы, выход восьмого элемента ИЛИ соединен с третьим инверсным входом второго и п того дешифраторов, с вторым пр мым входом третьего элемента И, выходы первого и второго одноразр дных блоков пам ти соединены соответственно с первым и вторым пр мыми входами восьмого элемента ИЛИ, с первым и вторым инверсными входами дев того элемента ИЛИ, выход первого мультиплексора соединен с адресными входами первого и второго одноразр дных блоков пам ти, выход первого дешифратора соединен с первым управл ющим входом первого мультиплексора, с входами записи первого и второго блоков одноразр дной пам ти, с вторыми инверсными входами первого и второго элементов И, выход первого элемента И соединен с входом чтени второго блока одноразр дной пам ти.

5

0

5

0

выход второго элемента И соединен с входом чтени первого блока одноразр дной пам ти, выход первого элемента ИЛИ соединен с третьими пр мыми входами первого и второго элементов И, выход шестого элемента И соединен с вторыми входами первой группы элементов И, выход третьего элемента И соединен с вторым пр мым входом шестого элемента И, с первым входом восьмого элемента И, с вторыми входами элементов И седьмой и четвертой групп, с вторым пр мым входом четвертого элемента И, выход которого соединен с вторыми входами элементов И второй группы, первый вход готовности устройства соединен с вторым входом восьмого элемента И, втора группа адресных выходов устройства соединена с выходами элементов И п той группы, выход дев того элемента ИЛИ соединен с пр мыми входами п того и седьмого элементов И, с первым входом дев того элемента И, с вторыми входами элементов И п той и шестой групп, выходы шестого и седьмого элементов И соединены соответственно с первыми входами элементов И восьмой и дев той групп, выходы элементов И -восьмой группы соединены с вторыми входами элементов И дев той группы и вл ютс третьей группой информационных входов-выходов устройства , выходы элементов И дев той группы через двустороннюю магистраль соединены с вторыми входами элементов И восьмой группы, выходами элементов И дес той группы и с первь1ми Q информационными входами-выходами устройства, выходы второго мультиплексора соединены с первыми входами элементов И дес той группы, выходы блока оперативной пам ти соединены с первыми, вторыми и третьими информационными входами второго мультиплексора , выходы седьмого и дес того элементов ИЛИ соединены соответственно с входом установки нул и счетным входом первого счетчика, информационные выходы и выход переполнени которого соединены соответственно с адресными входами блока оперативной пам ти и вторым пр мым входом седьмого элемента ИЛИ, выход четвертого дешифратора соединен с вторыми входами элементов И дес той группы, с входом чтени блока оперативной пам ти и со счетным входом

5

5

0

5

второго счетчика, группа информационных выходов которого подключена к группе управл ющих входов второго мультиплексора, выход п того элемента ИЛИ соединен с входом начальной установки второго счетчика, выход переполнени которого соединен с первым входом дес того элемента ИЛИ и вторым входом п того элемента ИЛИ, единичный выход первого триггера соединен с третьими инверсными входами разрешени первого и четвертого дешифраторов , с третьим входом разреше20

25

30

35

ни обращени блока посто нной пам ти 15 подключен к выходу четвертого эле- и с первым входом дес того элемента И, выход второго элемента ИЛИ соединен с вторым входом дес того элемента И, выход которого соединен с входом записи блока оперативной пам ти и с вторым входом дес того элемента -ШИ, второй вход готовности устройства соединен с вторым входом дев того элемента И, выходы первого,второго и третьего элементов И шестой группы вл ютс третьими выходами соответственно обращени , записи и чтени устройства, выходы третьего дешифратора соединены с входа ми записи соответственно первого, второго, третьего и четвертого регистров, выходы которых соединены с входами второго сравниваемо1 о числа соответственно третьего, первого, второго и четвертого блоков сравнени , выходы которых соединены с тактовыми входами соответственно второго, третьего, четвертзого и п того триггеров, информационные входы второго, третьего , четвертого и п того триггеров соединены с входом единичного потенциала устройства, выход шестого элемента ИЛИ соединен с входами начальной установки второго, третьего,четвертого и п того триггеров, единичные выходы которых соединены соответственно с первым и вторым входами одиннадцатого элемента И, с первым и вторым входами двенадцатого элемента И, выходы одиннадцатого и двенадцатого элементов И соединены соответственно через второй одновибратор с единичным входом первого триггера и с входом первого одновибратора, выход третьего элемента PLfDi через третий одновибратор соединен с вторым входом шестого элемента ИЛИ, отличающеес тем, что, с целью повышени точности отладки, в устрой40

45

50

55

мента И, к входу установки нул третьего счетчика, к первому входу двенадцатого элемента ИЛИ, группа разр дных входов шестого регистра соединена с группой информационных входов третье -о счетчика, выход переполнени которого соединен с вторым входом одиннадцатого и двенадца того элементов ИЛИ, выходы которых соединены соответственно с входом записи информации третьего счетчика и входом установки нул шестого три гера, информационный вход которого соединен с шиной единичного потенци ала устройства, выход тринадцатого элемента ИЛИ соединен с тактовым вх дом шестого триггера, первый вход тринадцатого элемента И соединен с выходом четырнадцатого элемента И и входом записи блока оперативной пам ти отлаживаемых программ, выход п тнадцатого элемента И соединен с вторым входом тринадцатого элемента ИЛИ, с входом чтени информации бло ка оперативной пам ти отлаживаемых программ, с первыми входами элементов И одиннадцатой группы, вторые входы которой соединены с информационными выходами блока оперативной пам ти отлаживаемых программ, выходы элементов одиннадцатой группы со динены с информационными входами бл ка оперативной пам ти отлаживаемых программ и через двустороннюю магис раль - с первой группой информацион ных входов-выходов устройства, перв группа адресных выходов устройства соединены с группой адресных входов блока оперативной пам ти отлаживаемых программ, первый инверсный вход четырнадцатого элемента И соединен с первым инверсным входом тринадцатого элемента И, с первым входом за писи устройства, второй и третий пр

ство введены блок оперативной пам ти отлаживаемых программ, одиннадцата группа элементов И, трип-ер,счетчик , четыре элемента ИЛИ, п ть элементов И, шестой регистр, группа информационных входов которого соединена через двустороннюю магистраль с первой группой информационных вхо- дов-выходов устройства, выход три- 1надцатого элемента И соединен с первым входом одиннадцатого элемента |ИЛИ и входом записи шестого регистра , вход установки нул которого

0

5

0

5

5 подключен к выходу четвертого эле-

0

5

0

5

мента И, к входу установки нул третьего счетчика, к первому входу двенадцатого элемента ИЛИ, группа разр дных входов шестого регистра соединена с группой информационных входов третье -о счетчика, выход переполнени которого соединен с вторым входом одиннадцатого и двенадцатого элементов ИЛИ, выходы которых соединены соответственно с входом записи информации третьего счетчика и входом установки нул шестого триг- гера, информационный вход которого соединен с шиной единичного потенциала устройства, выход тринадцатого элемента ИЛИ соединен с тактовым входом шестого триггера, первый вход тринадцатого элемента И соединен с выходом четырнадцатого элемента И и входом записи блока оперативной пам ти отлаживаемых программ, выход п тнадцатого элемента И соединен с вторым входом тринадцатого элемента ИЛИ, с входом чтени информации блока оперативной пам ти отлаживаемых программ, с первыми входами элементов И одиннадцатой группы, вторые входы которой соединены с информационными выходами блока оперативной пам ти отлаживаемых программ, выходы элементов одиннадцатой группы соединены с информационными входами блока оперативной пам ти отлаживаемых программ и через двустороннюю магистраль - с первой группой информационных входов-выходов устройства, перва группа адресных выходов устройства соединены с группой адресных входов блока оперативной пам ти отлаживаемых программ, первый инверсный вход четырнадцатого элемента И соединен с первым инверсным входом тринадцатого элемента И, с первым входом записи устройства, второй и третий пр , 19,3

мые входы четырнадцатого элемента И соединены соответственно с первым и вторым пр мыми входами п тнадцатого элемента Н, с первым инверсным и вторым пр мым входами третьего элемента И, инверсный вход п тнадцатого элемента И подключен к первому входу чтени устройства, перва группа адресных входов устройства соединена с пр мыми входами шестнадцатого элемента И, инверсный вход которого подключен к первому входу обращени устройства , выход шестнадцатого элемента И соединен с вторым пр мым входом тринадцатого элемента И, выход сем48839

ZO

надцатого элемента И соединен со счетным входом третьего счетчика,первый и второй входы семнадцатого элемента И подключены соответственно к второму тактирующему выходу генератора тактовых импульсов, к единичному выходу шестого триггера, нулевой выход которого соединен с первым пр мым входом четырнадцатого элемента ИЛИ, второй и третий пр мые входы которого подключены соответственно к выходу восьмого и дев того элементов И, а выход четырнадцатого элемента ИЛИ подключен к выходу готовности устройства .