SU1363219A1 - Устройство дл отладки программно-аппаратных блоков - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при разработке микроконтроллеров, микро- ЭВМ и других средств вычислительной техники . Целью изобретени   вл етс  сокращение объемов блоков пам ти трассировки . Поставленна  цель достигаетс  тем, что устройство дл  отладки программ содержит первую и вторую ЭВМ, генератор тактовых импульсов, одиннадцать дешифраторов, шесть триггеров, два регистра сдвига, три одновибратора, блок посто нной пам ти, три блока оперативной пам ти, реверсивный счетчик импульсов, два счетчика, два мультиплексора , два элемента НЕ, три элемента И, схему сравнени . Изобретение позвол ет при одном и том же объеме блока пам ти трасс запоминатё информацию о выполнении большого участка программы. 2 ил. I СО Cfc 00 to

Description

Изобретение относитс  к вычислительной технике и может быть использовано при разработке микроконтроллеров, микроЭВМ и других средств вычислительной техники.

Цель изобретени  - сокранление объема блоков нам ти трассировки.

На фиг. 1, 2 представлена схема устройства дл  отладки программно-аппаратных блоков.

Устройство содержит первую 1 и вторую 2 ЭВМ, генератор 3 тактовых импульсов, второй 4, третий 5, дес тый 6, первый 7, одиннадцатый 8, восьмой 9, четвертый 10, седьмой 11, дев тый 12, п тый 13 и шестой 14 деишфраторы, первый 15 и второй 16 регистры , второй 17 и первый 18 регистры сдвига , второй 19, третий 20 и первый 21 одновибраторы, блок посто нной пам ти 22, первый 23, второй 24 и третий 25 блоки оперативной пам ти, реверсивный счетчик 26 импульсов, первый 27 и второй 28 счет- чики, второй 29 и первый 30 мультиплексоры , третий 31 и четвертый 32 регистры, первый 33 и второй 34 триггеры, второй 35 и первый 36 элементы НЕ, третий 37, второй 38 и первый.39 элементы И, схему 40 сравнени , первые информационные входы-выходы 41, первые адресные входы 42, первые входы 43 записи, чтени  44, начальной установки 45, третьи информационные входы-выходы 46, группу адресных выходов 47, первые выходы чтени  48, записи 49, второй выход сброса 50, первый выход сброса адреса 51, первый 52, второй 53 выходы задани  режима, выход 54 признака выборки команды, вход 55 готовности , второй 56, первый 57 выходы готовности , вторые адресные входы 58, вторую двунаправленную информационную магистраль 59, вход чтени  60, записи 61, первый вход 62 сброса, вход 63 признака выборки команды, первый 64, второй 65 входы задани  режима, вход 66 строба адреса устройства, выход 67 генератора тактовых импульсов, первый 68, второй 69 и третий 70 выходы второго дешифратора, первый вход 71 восьмого дешифратора, группу входов 72 и выходов 73 восьмого дешифратора, первый 74, второй 75, третий 76 выходы четвертого дешифратора, первый 77 и второй 78 выходы п того дешифратора, счетный вход 79 реверсивного счетчика, первый 80, второй 81, третий 82 выходы дес того дешифратора , выход 83 одиннадцатого дешифратора , первый 84, второй 85, третий 86, четвертый 87, п тый 88 выходы седьмого дешифратора, группу выходов 89 дев того дешифратора, второй вход 90 второго элемента И, пр мой выход 91 второго триггера , выходы переполнени  второго 92 и первого 93 счетчика, выход 94 второго эле- мента НЕ, пр мой выход 95 третьего од- новибратора и шестой вход 96 дес того дешифратора .

s

5

0 0 п 5

0

5

5

Устройство работает под управлением ЭВМ, в качестве которой может быть использована , например микроЭВМ УВС-01, и обеспечивает отладку устройства на основе микропроцессоров, содержащих встроенную очередь команд, например К180ВМ86 или К1810ВМ88. Системна  шина управл ющей ЭВМ подключаетс  к входным щинам устройства дл  отладки программно-аппаратных блоков. Выходные щины устройства подключаютс  к шинам отлаживаемого устройства . Устройство может работать в одном из двух режимов: управлени  и отладки.

Рассмотрим работу предлагаемого устройства в режиме управлени . Сигнал уровн  лог. «О, по вл ющийс  на первом входе начальной установки 45 при нажатии кнопки сброса на пульте управл ющей ЭВМ, проходит через дешифратор 4 и с входа 62 последнего воздействует на ЭВМ 1 и 2, элементы И 37, 38, дешифраторы 11 и 14, счетчики 27 и 28, обеспечива  начальную установку регистра 17, триггеров 33, 34. Через дешифратор 14 сигнал начальной установки поступает также на вход сброса отлаживаемого устройства. После окончани  воздействи  сигнала сброса на выходе режима 91 схемы сравнени  по вл етс  сигнал уровн  лог. «О, который через элемент И 39 поступает на вход «Готовность ЭВМ 1, запреща  ее работу. При этом сигнал уровн  лог. «1 с выхода 57 триггера 34 поступает на вход «Готовность ЭВМ 2, разреша  ее работу, ЭВМ 2 начинает отработку программы-монитора, содержащейс  в блоке посто нной пам ти 22. В соответствии с этой програм.мой ЭВМ 2 находитс  в цикле ожидани  команд, подаваемых с управл ющих ЭВМ.

Команда в виде соответствующего кода поступает от управл ющей ЭВМ по входу 41 и при определенном адресе, выставл емом на первом адресном входе 42 и при наличии сигнала на входе записи 43 запоминаетс  в первом регистре 15. ЭВМ 2 в соответствии с выполн емой программой посто нно опрашивает этот регистр, выставл   соответствующий код адреса на адресном входе 58 и сигнал на входе чтени  60, прочитав код из дешифратора 5 по второй двунаправленной информационной магистрали 59, ЭВМ 2 переходит к выполнению программы обработки полученной команды . В соответствии с получаемыми командами ЭВМ 2 производит загрузку третьего блока 25 оперативной пам ти, схемы 40 сравнени  и при необходи.мости первого блока 23 оперативной пам ти. Эти операции выполн ютс  следующим образом.

После получени  команды ЭВМ 2 переходит к обработке подпрограмм обращени  к третьему блоку 25 оперативной пам ти, схемы 40 сравнени  и первому блоку 23 оперативной пам ти. На адресном входе 58 ЭВМ 2 устанавливает адрес, соответствующий одному из узлов устройства, а по второй двунаправленной информационной магистрали 59 ЭВМ 2 передает необходимые коды, сопровожда  их сигналом на выходе 61 записи. При этом при обращении ЭВМ 2 ж первому блоку 23 оперативной пам ти на старшей адресной линии присутствует сигнал уровн  лог. «О, а при обращении к второму блоку 24 оперативной пам ти, третьему блоку 25 оперативной пам ти , схеме 40 сравнени  и третьему дешифратору 5 - сигнал уровн  лог. «1«. В третий блок 25 оперативной пам ти записываетс  информаци  о том, будет ли при отладке использоватьс  пам ть отлаживаемого устройства, которое подключаетс  к устройству через группу адресных выходов 47, третьи информационные входы-выходы 46, управл ющий вход готовности 55 и управл ющие выходы 48-54, или будет использоватьс  первый блок 23 оперативной пам ти , в последнем случае ЭВМ 2 загружает в первый блок 23 оперативной пам ти отлаживаемую программу. В соответствии с информацией , записанной в третьем блоке 25 оперативной пам ти, при отладке на выходе будет вырабатыватьс  соответственно сигнал разрешени  работы первого блока 23 оперативной пам ти (сигнал уровн  лог. «О) или шестого дешифратора 14 (сигнал уровн  лог. «1).

В схему 40 сравнени  записываетс  условие окончани  отладки, в соответствии с которым схема сравнени  запрещает выполнение отлаживаемой программы, подава  на первый выход 62 сброса сигнал начальной установки.

Дл  перехода в режим отладки ЭВМ 2, получив соответствующий код команды через третий дещифратор 5, устанавливают на ад- ресно.м входе 58 код, состо щий из всех единиц . В этом случае схема сравнени  вырабатывает сигнал режима (уровн  лог. «О) на выходе 57, который отключает блок 22 посто нной пам ти, поступа  на вход готовности 55 ЭВМ 2, запрещает ее работу, этот же сигнал поступает в блок 24, а и сигнал режима (уровн  лог. «1) - на выход 91, которым разрещаетс  работа ЭВМ 1 и чтение из второго блока 25 оперативной пам ти.

В режиме отладки работает ЭВМ 1, выполн   отлаживаемую программу, ЭВМ 1 состоит из трех блоков: блока управлени  каналом , блока и сполнени  команд и блока очереди команд. Блок управлени  каналом организует циклы канала, выбирает из пам ти коды отлаживаемой программы и загружает их в блок очереди команд. Блок исполнени  команд последовательно исполн ет команды, выбира  их из блока очереди команд. Если в процессе выполнени  команды необходимо обратитьс  к пам ти, то блок исполнени  команд делает за вку, блок управлени  каналом, закончив очередную выборку программного кода из пам ти, удовлетвор ет эту за вку. Объем запоминающего узла блока очереди команд ограничен; если он заполнен, то блоки управлени  каналом работает вхолостую, если в блок очереди команд можно поместить байты программного кода, то блок управлени  каналом выполн ет цикл выборки из-пам ти кода команды. Таким образом, в ЭВЛА 1 организована предварительна  (заблаговре- менна ) выборка кодов команд, а операции выборки и исполнени  совмещены во времени . Поэтому последовательность вь1борки не соответствует последовательности их исполнени , в частности команды, которые быS ли выбраны из пам ти после выборки команды безусловного перехода, в действительности исполн тьс  не будут. Чтобы восстановить реальную картину исполнени  команд , необходимо иметь сведени  о взаимодействии блока исполнени  команд с бло0 ком очереди команд. Код на входах 64 и 65 задани  режима ЭВМ 1 говорит о том, что в предыдущем такте из блока очереди команд был выбран первый байт кода команды , либо был выбран последующий байт ко5 да команды, либо блок очереди команд был очищен в результате выполнени  команды перехода, либо в предшествующем такте блок исполнени  команд не обращалс  к блоку очереди команд. Также необходимо знать количество команд, наход щихс  в

0 блоке очереди команд в определенные моменты времени - эту информацию вырабатывает узел, включающий одновибратор 19, дещифратор 6 и реверсивный счетчик 26 импульсов.

5 Выполн   отлаживаемую программу, ЭВМ I производит обращени  либо к первому блоку 23 оперативной пам ти, либо к пам ти отлаживаемого устройства в зависимости от условий, заданных в блоке 24. Обмен информацией между пам тью и ЭВМ 1 производитс  через шестой дешифратор 14 следующим образом. В случае передачи информации от ЭВМ 1 в пам ть отлаживаемого устройства информаци  на адресном входе 58 и второй двунаправ5 ленной информационной магистрали 59, сопровождающа с  сигналом на выходе записи 61, передаетс  через дещифратор 14 при наличии разрешающего сигнала на втором входе 90 второго элемента И на группу адресных входов 47 и третьи информацион0 ные входы-выходы 46 к пам ти отлаживаемого устройства, сопровожда сь при этом сигналом по выходу записи 49.

При приеме информации из пам ти отлаживаемого устройства ЭВМ 1 устанавливает на входе чтени  60 сигнал чтени 

5 данных, который через шестой дешифратор 14 поступает на первый выход чтени  48, а на втором адресном входе 58 - адрес  чейки, к которой производитс  обращение.

управл ющую ЭВМ информации, содержащейс  в блоке 25.

Таким образом, устройство дл  отладки программно-аппаратных блоков позвол ет моделировать отлаживаемое устройство на самых ранних этапах разработки, использу  при этом первый блок 23 оперативной пам ти, и производить отладку программного обеспечени , необходимого дл  работы отлаживаемого устройства, с запоми- 10 нанием информации во втором блоке 24 оперативной пам ти. При отладке обеспечиваетс  останов отлаживаемой программы по адресу, задаваемому оператором. Регистры 17, 18 сдвига работают следую ..„ „„„„„„, .. ..„„, ..„.„щим образом. Дешифратор 8 реализует слерый через третий вход элемента И 39 по- - дующую логическую функцию:

ступает на выход готовности 56 ЭВМ 1, за-Yga ,vU

Код адреса через шестой дешифратор 14 поступает на группу адресных входов 47. Информаци  на группе адресных выходов 47 и сигнал на первом выходе 48 чтени  будет сохран тьс  до тех пор, пока пам ть отлаживаемого устройства не установит считанную информацию на входе 64, с которой через дешифратор 14 она поступит на вторую двунаправленную информационную магистраль 59 ЭВМ 1.

Синхронизаци  работы ЭВМ 1 и пам ти отлаживаемого устройства выполн етс  с по- мощою входа 55 готовности. При обращении к пам ти последн   устанавливает на входе 55 сигнал уровн  лог. «О, котопреща  работу последней, сигнал этого уровн  остаетс  до тех пор, пока пам ть не закончит внутренний цикл (т.е. не произведет запись или выдачу информации). После окончани  внутреннего цикла на входе готовности 55 пам ти устанавливает сигнал уровн  лог. «1, который через первый элемент И 39 поступает на выход готовности 56 ЭВМ 1. ЭВМ 1, обратившись к пам ти отлаживаемого устройства, приостанавливает свою работу на все то врем , в течение которого на входе 55 готовности остаетс  сигнал уровн  лог. «О.

В течение всего времени работы ЭВМ 1 разрешена запись во второй блок 24 оперативной пам ти, который в каждом цикле обращени  ЭВМ 1 к пам ти запоминает ин20

25

30

формацию с вторых адресных входов 58, с второй двунаправленной информационной магистрали 59, с выходов реверсивного счетчика 26 импульсов, а также с выходов

регистров 17 и 18 сдвига, которые хран т генератора тактовых импульсов. Отрицатель- информацию обо всех изменени х сигналовным фронтом (переходом из высокого уровгде Хб5, Хб4 - сигналы с входов 65, 64 ЭВМ 1; Хб7 - сигнал с выхода генератора. Таким образом, на выходе 83 дешифратора 8 сигнал низкого уровн  по вл етс  в течение полупериода, когда синхросигнал 67 имеет высокий уровень и хот  бы один из сигналов 64, 65 имеет низкий уровень.

Запись в блок 24 второй оперативной пам ти осуществл етс  положительным фронтом (переходом из низкого уровн  в высокий ) коньюнкции сигналов на входах чтени  и записи 60 и 61. Этим же фронтом , а также положительным фронтом сигнала на первом входе сброса 62 запускаетс  третий одновибратор 20, который на пр мом 95 и инверсном выходах вырабатывает соответственно положительный и отрицательный импульсы длительностью четверть периода синхросигнала на выходе 67

на входах задани  режима 64, 65 ЭВМ за врем , прошедшее между двум  последовательными циклами записи, второй блок 24 оперативной пам ти.

В схеме 40 сравнени  в режиме отладки посто нно происходит сравнение кодов адреса с адресных входов 58 с заданными в качестве условий выхода из режима отладки . При совпадении кодов адреса с заданными на входе 91 вырабатываетс  сигнал уровн  лог. «О, который запрещает запоминание информации в втором блоке 24 оперативной и останавливает ЭВМ 1, на выходе 57 по вл етс  сигнал уровн 

н  в низкий) сигнал на пр мом выходе 95 третьего одновибратора при наличии высокого уровн  на выходе 94 второго элемен- 40 та НЕ, учитыва , что элемент НЕ 35 вносит задержку распространени  сигнала меньшую, чем длительность импульса на выходе одновибратора, а регистры 17 и 18 сдвига со входов занесени  информации в параллельном коде записываетс  код, состо щий из всех единиц. Если хот  бы на одном из входов 64, 65 задани  режима присутствует сигнал уровн 

45

лог. «о, то это свидетельствует о взаимодействии блока исполнени  команд с буфелог . «1, который разрешает работу блока 22 „ ром команд ЭВМ 1, и тогда положительпосто нной пам ти и ЭВМ 2. Одновременноный фронт синхросигнала на выходе 67 гес этим схема 40 сравнени  формирует на

входе 62 сброса сигнал начальной установки .

ЭВМ 2 начинает отработку программы.

нератора тактовых импульсов в соответствии с (1) на выходе 83 дешифратора 8 сформирует отрицательный фронт сигнала, по которому осуществл етс  сдвиг вправо содержащейс  в блоке 22 посто нной пам - 55 а один разр д содержимого регистров 17 ти, и остаетс  в цикле ожидани  коман-и 18 с одновременным занесением в осводы от управл ющей ЭВМ. Эти команды, вбодившийс  младший разр д информации с

частности, могут инициировать передачу ввходов 65, 64 задани  режима соответствен0

5

0

генератора тактовых импульсов. Отрицатель- ным фронтом (переходом из высокого уровгде Хб5, Хб4 - сигналы с входов 65, 64 ЭВМ 1; Хб7 - сигнал с выхода генератора. Таким образом, на выходе 83 дешифратора 8 сигнал низкого уровн  по вл етс  в течение полупериода, когда синхросигнал 67 имеет высокий уровень и хот  бы один из сигналов 64, 65 имеет низкий уровень.

Запись в блок 24 второй оперативной пам ти осуществл етс  положительным фронтом (переходом из низкого уровн  в высокий ) коньюнкции сигналов на входах чтени  и записи 60 и 61. Этим же фронтом , а также положительным фронтом сигнала на первом входе сброса 62 запускаетс  третий одновибратор 20, который на пр мом 95 и инверсном выходах вырабатывает соответственно положительный и отрицательный импульсы длительностью четверть периода синхросигнала на выходе 67

н  в низкий) сигнал на пр мом выходе 95 третьего одновибратора при наличии высокого уровн  на выходе 94 второго элемен- та НЕ, учитыва , что элемент НЕ 35 вносит задержку распространени  сигнала меньшую, чем длительность импульса на выходе одновибратора, а регистры 17 и 18 сдвига со входов занесени  информации в параллельном коде записываетс  код, состо щий из всех единиц. Если хот  бы на одном из входов 64, 65 задани  режима присутствует сигнал уровн 

но. Число сдвигов в течение одного цикла записи ограничено объемом пам ти буфера команд ЭВМ 1.

Узел, на выходе которого формируетс  значение глубины очереди команд ЭВМ 1, включает второй одновибратор 19, дес тый дешифратор 6 и реверсивный счетчик импульсов 26, дес тый дешифратор 6 реализует следуюш,ие логические функции:

У90 Хб4ЛХб5,-(2)

где Хб4, Хб5 - сигнал с входов задани  режима 64, 65 ЭВМ 1;

(Х,9УХ9б)ЛХбзЛХббЛХб4, (3) сигнал с выхода второго одновиб- . ратора 19;

сигнал на шестом входе 96 дес того дешифратора с младшего разр да вторых адресных входов 58;

сигнал на входе признака выборки команды 63;

20

Хбб - сигнал на входе строба адреса 66,

Y82 (Х|9ЛХ9бУХбзУХбб) ЛХб4. , (4) Узел работает следующим образом. Значение глубины очереди увеличиваетс  на два при выборке программного кода по четному адресу (за одно обрашение к пам ти по четном.у адресу ЭВМ 1 выбирает два байта программного кода, а по нечетному адресу - один байт), на один при выборке программного кода по нечетному адресу, уменьшаетс  на один при выборке байта из очереди на исполнение и обнул етс  при очистке очереди. Комбинаци  «10 сигналов на входах 64 и 65 задани  режима свидетельствует об очистке очереди, согласно (2) при этом на первом выходе 80 дес того дешифратора 6 сформируетс  сигнал высокого уровн , который запишет в реверсивный счетчик 26 импульсов код, сос- то ш,ий из всех единиц. Один цикл обраш.е- ни  к пам ти ЭВМ 1 длитс  минимум 4 такта синхросигнала на выходе 67 генератора тактовых импульсов; каждый цикл обращени  к пам ти начинаетс  по совпадению отрицательного фронта синхросигнала и положительного фронта сигнала на входе 66 сброса адреса, который имеет уровень лог. «1 в течение двух тактов сигнала на вы5(оде 67 генератора тактовых импульсов . Этим же фронтом запускаетс  второй одновибратор 19, на выходе которого формируетс  сигнал уровн  лог. «1 длитель25

Шестой дешифратор 14 реализует следующие логические функции (индексы переменных X соответствуют номерам входов де- щифратора, индексы переменных соответствуют номерам выходов дешифратора) Yei Xso

30

35

40

45

(5) (6) (7)

(8) (9)

(10)

(II) (12)

(13)

Y89 Х46 V Х90 V Хбо.(14)

Из формулы (5) следует, что дешифратор буферизирует сигнал на первом входе 62 сброса. Сигналы на входах 61, 60, 63-66 устройства имеют активный низкий уровень и проход т сквозь шестой дешифратор 14 только при наличии сигнала разрешени  на втором входе 90 второго элемента И уровн  лог. «1, что свидетельствует об обращении ЭВМ 1 к пам ти отлаживаемого устройства (см. формулы 6-12). Сигналы с

Y49 Хб1 V Х90В

Y48 Хбо V Хэо

YSI ХбЗ V 90

Ysa Хб4 V Х90

V Х90(10) Y54 Хб6 V Х90 Y47 XSB V Х90 Y46 Х59 V Х90 V Хб1

ностью один период сигнала 67 на выходе ге- Q второй двунаправленной информационной

нератора тактовых импульсов. Если текущий цикл есть цикл выборки программного кода, то в течен ие всего цикла вход признака выборки команды 63 находитс  в состо нии лог. «О, в противном случае - в соемагистрали 59 проход т в отлаживаемое устройство при наличии сигнала разрешени  на втором входе 90 второго элемента И 38 и сигнала на входе записи 61. Сигналы с третьих информационных входов-выходов 46

то нии лог. «1. Изменени  значени  на 55 отлаживаемого устройства проход т на втовыходе реверсивного счетчика 26 импульсов происход т по положительному перепаду сигнала на счетном входе 79. Присутствие сиг0

0

5

нала уровн  лог. «О на первом входе 64 задани  режима свидетельствует о выборке из очереди байта на исполнение. Из (3) следует, что приращение значени  в реверсивном счетчике 26 импульсов происход т только в циклах выборки программного кода во втором такте, если в этом такте сигнал на первом входе задани  режима имеет уровень лог. «1 (исполнени  не было) и в первом такте, если сигнал на первом входе 64 задани  режима имеет уровень лог. «1, и сигнал на шестом входе 96 дес того дешифратора имеет уровень лог. выборка происходила по четному адресу. Из (4) следует, что уменьшение значени  в реверсивном счетчике 26 импульсов происходит в тактах, в которых сигнал на перво.м входе 64 задани  режима имеет уровень лог. «О и которые не  вл ютс  первым и вторым тактами выборки программного кода из пам ти.

Шестой дешифратор 14 реализует следующие логические функции (индексы переменных X соответствуют номерам входов де- щифратора, индексы переменных соответствуют номерам выходов дешифратора) Yei Xso

0

5

0

5

(5) (6) (7)

(8) (9)

(10)

(II) (12)

(13)

Y89 Х46 V Х90 V Хбо.(14)

Из формулы (5) следует, что дешифратор буферизирует сигнал на первом входе 62 сброса. Сигналы на входах 61, 60, 63-66 устройства имеют активный низкий уровень и проход т сквозь шестой дешифратор 14 только при наличии сигнала разрешени  на втором входе 90 второго элемента И уровн  лог. «1, что свидетельствует об обращении ЭВМ 1 к пам ти отлаживаемого устройства (см. формулы 6-12). Сигналы с

Y49 Хб1 V Х90В

Y48 Хбо V Хэо

YSI ХбЗ V 90

Ysa Хб4 V Х90

V Х90(10) Y54 Хб6 V Х90 Y47 XSB V Х90 Y46 Х59 V Х90 V Хб1

второй двунаправленной информационной

магистрали 59 проход т в отлаживаемое устройство при наличии сигнала разрешени  на втором входе 90 второго элемента И 38 и сигнала на входе записи 61. Сигналы с третьих информационных входов-выходов 46

рую двунаправленную информационную магистраль 59 при наличии разрешающего сигнала на втором входе 90 второго элемента И и сигнала на входе чтени  60 - это следует из формулы (13) и (И). При выполнении подпрограммы загрузки третьего блока 25 оперативной пам ти выставл етс  адрес обращени  к этому блоку. При этом четыре старших разр да адреса подаютс  на первый канал первого мультиплексора 30, остальные разр ды адреса подсоединены к соответствующим входам п того дешифратора 13, четыре старших разр да второй двунаправленной информационной магистрали 59 поступают на входы второго канала первого мультиплексора 30, а младший разр д - на информационный вход третьего блока 25 оперативной пам ти. Код на вторых адресных входах 58 и второй двунаправленной информационной магистрали 59 сопровождаетс  сигналом на входе 61 записи. При наличии сигналов уровн  лог. «О на входе 61 записи и первом выходе 57 готовности и наличии соответствующего кода на остальных входах п того дешифратора 13 на первом выходе 77 последнего по вл етс  сигнал высокого уровн , разрешающий передачу информации через первый канал высокого уровн , разрешающий передачу информации через первый канал первого мультиплексора 30 и разрешающий запись информации в третий блок 25 оперативной пам ти. В то же врем  сигнал на втором выходе 78 имеет уровень лог. «О. Информаци , записанна  в третьем блоке 25 оперативной пам ти, в дальнейшем будет использоватьс  дл  определени , где будет располагатьс  соответствующий сегмент пам ти (либо в первом блоке 23 оперативной пам ти, либо в отлаживаемом устройстве). При этом младший разр д второй двунаправленной информационной магистрали 59 содержит информацию о месте расположени  соответствующих сегментов пам ти, а четыре старщих разр да содержат код соответствующего сегмента пам ти . Если по некоторому a fpecy в третьем блоке 25 оперативной пам ти записан «О, то в .дальнейшем к соответствующему сегменту- будут обращатьс  в первый блок 23 оперативной пам ти, в противном случае - к пам ти отлаживаемого устройства.

Б режиме отладки сигнал на первом выходе 57 готовности принимает высокий уровень, при этом на первом выходе 77 п того дешифратора 13 по вл етс  сигнал уровн  лог. «О, а на втором выходе 78 - уровн  лог. «1« независимо от состо ни  сигналов на остальных входах п того дешифратора 13. Сигнал на первом выходе 57 готовности запрещает запись информации в третий блок 25 оперативной пам ти и разрешает считывание информации из этого блока оперативной пам ти. Вс кий раз, когда ЭВМ 1 выставл етс  на вторых адресных входах устройства 58 новый адрес, его старшие четыре разр да будут прохо0

дить через первый канал первого мультиплексора 30 на адресные входы третьего блока 25 оперативной пам ти, а сигнал на выходе третьего блока 25 оперативной пам ти будет указывать место нахождени 

сегмента пам ти, задаваемого четырьм  старшими разр дами адреса.

Восьмой дешифратор 9 при наличии на выходе готовности 57 и входах 60 и 90 сигнала уровн  лог. «О передает сигналы с

0 входов 72 на выходы 73 без изменени , в противном случае сигналы на выходах 73 имеют уровень лог. «1.

Сравнение кодов в схеме 40 сравнени  организовано следующим образом. Сигнал

инициализации, по вл ющийс  на первом входе сброса 62, поступает на инверсный вход установки нул  первого триггера 33 и через второй элемент И 38 - на тактовый вход второго триггера 34, устанавлива  на пр мых выходах этих триггеров сигнал уровн  лог. «О, а на инверсном выходе второго триггера 34 - сигнал уровн  лог. «1. Таким образом, разрещена работа блока 22 посто нной пам ти, и ЭВМ 2 обрабатывает программу, содержащуюс  в

5 блоке 22 посто нной пам ти. Получив команду загрузки узла сравнени , ЭВМ переходит к подпрограмме загрузки третьего 31 и четвертого 32 регистров необходимыми кодами . При этом ЭВМ 2 выставл ет соответствующий адрес обращени  на вторых ад0 ресных входах 58, сопровожда  его сигналом на входе 61 записи уровн  лог. «О, причем старщий разр д адреса содержит единицу. При этом в зависимости от выставленного адреса на выходе 74 или 75 по витс  сигнал уровн  лог. «1, производ 5 щий запись информации в третий регистр 31 или четвертый регистр 32 соответственно, при этом в регистр записываетс  информаци  второй двунаправленной информационной магистрали 59. Таким образом, каждо0 му из этих регистров присвоен адрес обращени . В третий регистр 31 записываетс  код, который будет старщей частью адреса останова, в четвертый регистр 32 записываетс  код, который будет младшей частью адреса останова. Тогда на выходах этих

5 регистров будет адрес останова, он подаетс  на входы второго сравниваемого числа схемы 40 сравнени . При работе устройства дл  отладки программно-аппаратных блоков в режиме отладки на вторых адресных входах 58 будут по вл тьс  коды адресов об0 ращени  ЭВМ 1 к первому блоку 23 оперативной пам ти или пам ти отлаживаемого устройства, и как только код адреса совпадает с кодом, записанным в третьем и четвертом регистрах 31 и 32, схема 40 сравнени  сработает, а на ее выходе по витс  сигнал высокого уровн , который положительным фронтом, подаваемым на первый одновибратор 21, вызовет на вы5

1

ходе последнего положительный.импульс, который , пройд  через второй элемент И 38, своим положительным фронтом установит на выходе 91 низкий уровень. Этот же одиночный импульс, пройд  через первый элемент НЕ 36, поступит па первый вход сброса 62, производ  начальную установку ЭВМ и других узлов. Таким образом, завершен цикл работы: обмен с управл ющей ЭВМ- отладка.

Когда ЭВМ 2 закончит подготовку к ра- боте всех узлов устройства дл  отладки программно-аппаратных блоков, он выполн ет цикл записи в узел сравнени  по адресу, состо щему из всех единиц кода, содержащего все единицы. При по влении этого адреса па вторых адресных входах 58, па выходе 76 четвертого дешифратора 10 по витс  сигнал уровн  лог. «1. Положительным фронтом сигнала на входе 61 записи информаци  с информационного входа первого триггера 33 перепишетс  на его выход, эта «1, по вивша с  на выходе первого триггера 33, поступит на вход установки единицы второго триггера 34, и на выходе 57 по витс  сигпал уровн  лог. «О. Этот сигнал запретит работу ЭВМ 2 блока 22 посто нной пам ти, а одповремепно по вивший- с  сигнал уровн  лог. «1 на выходе 91 разрешит работу блока 25 и ЭВМ 1. Последн   начнет выполн ть отлаживаемую программу.

Второй 4, третий 5, первый 7 дешифраторы , первый и второй регистры 15, 16 выполн ют функцию сопр жени .

Первый дешифратор 7 передает информацию с выходов второго регистра 16 на первые информационные входы-выходы 41 при наличии сигнала уровн  лог. «1 на выходе 69 дешифратора 4, в противном случае на выходе первого дешифратора 7 все сигналы имеют уровень лог. «1.

При необходимости передать информацию из управл ющей ЭВМ в устройство дл  отладки программно-аппаратных блоков управл юща  ЭВМ выставл ет соответствующий код адреса обращени  па первых адресных входах 42, сопровожда  его сигналом па первом входе записи 43. При этом на выходе 68 второго дешифратора 4 по - виtc  сигпал уровн  лог. , который стро- бирует загрузку информации во второй регистр 16 второй двунаправленной информационной маг истрали 59. Управл юща  ЭВМ, обраща сь к узлу сопр жени , выставл ет соответствующий адрес и сопровождает его сигналом на входе 44 чтени . В результате информаци  с выходов второго регистра 16 будет без изменени  передана на выходы 41 первого дешифратора

40

45

В режиме отладки сигнала на пр мом выходе 91 второго триггера принимает значение лог. «1. В дальнейшем, выполн   отлаживаемую программу, ЭВМ 1 сопровождает адреса и данные одним из управл ющих сигналов на входе записи 61 или чтени  60, которые припимают значени  лог. «О. При этом в соответствии с (18) на выходе 88 седьмого дещифратора 11 по вл етс  сигнал уровн  лог. «1, разрешающий запись во второй блок 24 оперативной пам ти. По окончании действи  сигнала на входы 60 или 61 в соответствии с (16) отрицательный перепад сигнала на выходе 86 седьмого дешифратора 11 производит увеличение кода

СП на единицу на выходах второго счетчика импульсов 28. Этот код поступает на адресные входы второго блока 24 опе ративной пам ти и  вл етс  следующим адресом, по которому будет произведена запись новой информации , при переполнении второго счет7 . Сигнал на входе 62 второго дешифрато-55 чика импульсов 28 на его выходе переполра 4 всегда повтор ет сигнал на первомнени  92 по вл етс  импульс, который в совходе начальной установки этого дешиф-ответствии с (17) поступает на вход устаратора .новки нул  второго счетчика импульсов 28.

12

Седьмой дешифратор 11 управл ет обращением к второму блоку 24 оперативной пам ти и реализует следующие логические функции:

Y84 Хэз V Хб2,(15)

сигнал с выхода переполнени  93 первого счетчика импульс-ов 27;

Y86 (Хб1 V Хб2) Л Хэ, V Хаз, (16) где Хэ - сигпал с пр мого выхода 91 второго триггера,

V87 X92VX62,(17)

где Х92 - сигнал с выхода переполнени  второго счетчика и.мпульсов 28,

О 0 5

0

0

5

Y88 (Хб, V Хб2) ЛХэ,.(18)

Обращение к второму блоку 24 оперативной пам ти организовано следующим образом . При выдаче сигнала инициализации на первом входе 62 сброса по вл етс  сигнал уровн  лог. «О, который в соответствии с (15), (17), пройд  через седьмой дещифратор 11, производит пачальную установку первого и второго счетчика импульсов 27 и 28. На выходах обоих счетчиков импульсов устанавливаетс  код, состо щий из всех нулей. При работе ЭВМ 2 по програ.мме, содержащейс  в блоке 22 посто нной пам ти, запись информации во второй блок 24 оперативной пам ти производитьс  не будет, поскольку в этом режиме сигнал на пр мом выходе 91 второго триггера принимает значение лог. «О, и в соответствии с (18) на выходе 88 седьмого дешифратора 11 по витс  пассивный сигнал уровн  лог. «О, который запретит запись

j. информации во второй блок 24 оперативной па.м ти.

В режиме отладки сигнала на пр мом выходе 91 второго триггера принимает значение лог. «1. В дальнейшем, выполн   отлаживаемую программу, ЭВМ 1 сопровождает адреса и данные одним из управл ющих сигналов на входе записи 61 или чтени  60, которые припимают значени  лог. «О. При этом в соответствии с (18) на выходе 88 седьмого дещифратора 11 по вл етс  сигнал уровн  лог. «1, разрешающий запись во второй блок 24 оперативной пам ти. По окончании действи  сигнала на входы 60 или 61 в соответствии с (16) отрицательный перепад сигнала на выходе 86 седьмого дешифратора 11 производит увеличение кода

П на единицу на выходах второго счетчика импульсов 28. Этот код поступает на адресные входы второго блока 24 опе ративной пам ти и  вл етс  следующим адресом, по которому будет произведена запись новой информации , при переполнении второго счет5 чика импульсов 28 на его выходе перепол13

И последующа  информаци  будет записыватьс  с нулевых адресов. После окончани  режима отладки сигнал на пр мом выходе 91 триггера 34 принимает значение лог. «О, и в соответствии с 18 запись информации во второй блок 24 оперативной пам ти производитьс  не будет.

ЭВМ 2, отрабатыва  программу, содержащуюс  в блоке 22 посто нной пам ти, получает команду чтени  информации из второго блока 24 оперативной пам ти и переходит к выполнению соответствующих подпрограмм , выставл   при этом соответствующий адрес обращени  и сопровожда  его сигналом на входе 60 чтени  уровн  лог. «О. При этом на выходе 85 седьмого дешифратора II по вл етс  сигнал уровн  лог. «I, который поступает на вход чтени  информации из второго блрка 24 оперативной пам ти. На выходах второго блока 24 оперативной пам ти по вл етс  за- писанна  ранее информаци , котора  представлена не более, чем 64 разр дами (два байта-данные, три разр да - с выхода реверсивного счетчика 26 импульсов, двенадцать разр дов - с выходов второго и первого регистров 17, 18 сдвига, остальные разр ды - код адреса вторых адресных входов 58), все разр ды разбиты на четыре равные группы, и сигналы с них поступают на соответствующие каналы второго мультиплексора 29. Чтение информации из второго блока 24 оперативной пам ти производитс  по нулевому адресу, так как после окончани  режима отладки схема 40 сравнени  вырабатывает сигнал начальной установки на входе 62, который, в соответствии с (15), (17) произведет сброс первого и второго счетчиков 27, 28 импульсов, на выходах которых будет присутствовать нулевой код. Нулевой код с выходов первого счетчика 27 импульсов поступает на два управл ющих входа мультиплексора, что соответствует передаче информации с первого канала сквозь дев тый дешифратор 12 на вторую двунаправленную информационную магистраль 59. Дев тый дешифратор 12 передает информацию с выходов второго мультиплексора 29 на выходы 89 без изменений при наличии сигнала уровн  лог. «1 на пр мом входе второго триггера 34, в противном случае все сигналы на выходах 89 имеют уровень лог. «1. Сигнал с выхода 85 седьмого дещифратора 11 поступает также на счетный вход первогоф счетчика 27 импульсов и при окончании этого сигнала отрицательным переходом, т.е. при окончании чтени  информации с первого канала мультиплексора происходит увеличение на единицу кода, присутствующего на выходах первого счетчика 27 импульсов. Таким образом, на выходе первого счетчика 27 импульсов будет код «01 и при следующем чтении информации из второго блока 24 оперативной па14

м ти будет передан через мультиплексор код с его второго канала. Информаци  со второго, третьего и четвертого каналов мультиплексора будет прочитана аналогичным образом . При п том обращении к накопителю на выходе 93 переполнени  первого счетчика 27 импульсов по витс  сигнал уровн  лог. «1, который в соответствии с (15) произведет начальную установку первого счетчика 27 импульсов, и этот же сигнал в

соответствии с (16) поступит на счетный вход второго счетчика 28 импульсов, уве- личивани  на единицу код на его выходах, что соответствует следующему адресу обращени  ко второму блоку 24 оперативной пам ти.

В качестве ЭВМ 1, 2 может быть использован микропроцессор К1810ВМ86 или К1810ВМ88, в качестве генератора 3 - мультивибратор .

20

Claims (1)

1. Формула изобретени 

   Устройство дл  отладки программно- аппаратных блоков, содержащее дес ть де- щИфраторов, генератор тактовых импульсов, первый, второй, третий и четвертый регист5 ры, блок посто нной пам ти, первый, второй и третий блоки оперативной пам ти, первый и второй счетчики импульсов, реверсивный счетчик импульсов, первый и второй мультиплексоры, первый и второй триггеры , первый элемент НЕ, первый и вто рой элементы И, схему сравнени , первый и второй одновибраторы, причем перва  группа информационных входов-выходов устройства через первую двунаправленную магистраль соединена с группой информационных входов первого регистра и группой

   выходов первого дешифратора, первый адресный вход, первые входы записи, чтени  и сброса устройства соединены с входами второго дещифратора, первый, второй и третий выходы которого соединены соответствен0 но с входом записи первого регистра, стро- бирующим входом первого дещифратора и первым выходом сброса устройства, группа выходов первого регистра соединена с первой группой входов третьего дешифратора, выход которого соединен с входом записи вто рого регистра, второй адресный вход устройства соединен с адресными входами блока посто нной пам ти, первого блока оперативной пам ти, с группой входов четвертого дещифратора, с группой входов первого сравниваемого числа схемы сравнени , с груп- пой входов п того дешифратора, с первой группой информационных входов первого мультиплексора, с первой группой входов шестого дешифратора, с группой входов седьмого дещифратора, с первой группой инфор5 мационных. входов второго блока оперативной пам ти и с второй группой входов третьего дешифратора, группа выходов которого через вторую двунаправленную магист15

   раль соединена с группой информационных входов первого блока оперативной пам ти , с группой информационных выходов блока посто нной пам ти, с группой выходов восьмого дешифратора, с второй группой информационных входов второго блока оперативной пам ти, с группами информационных входов второго, третьего и четвертого регистров, с второй группой информационных входов первого мультиплексора, с второй группой входов шестого дешифратора , с группой выходов дев того дешифратора , с первой группой выходов шестого дешифратора и с второй группой информационных входов-выходов устройства, группа разр дных выходов второго регистра соединена с группой входов первого дешифратора , второй вход чтени  устройства соединен с входами чтени  блока посто нной пам ти, первого блока оперативной пам ти, с первыми входами третьего, шестого, седьмого и восьмого дешифраторов, второй вход записи устройства соединен с первым входом п того дешифратора, с вторыми входами третьего , шестого и седьмого дешифраторов, входом четвертого дешифратора, тактовым входом первого триггера, с входом записи первого блока оперативной пам ти, группа информационных выходов первого блока оперативной пам ти соединена с группой входов восьмого дешифратора, первый и второй выходы четвертого дешифратора соединены с тактовыми входами третьего и четвертого регистров, группа информационных выходов которых соединена с группой входов второго сравниваемого числа схемы сравнени , выход которой через первый одновибратор соединен с первым входом первого элемента И и через первый элемент НЕ - с вторым входом первого элемента И, с входом установки нул  первого триггера, с третьими входами шестого и седьмого дешифраторов и с третьим выходом второго дешифратора, третий выход четвертого дешифратора соединен с информационным входом первого триггера, выход которо-, го соединен с входом установки в «1 второго триггера, информационный вход второго триггера соединен с шиной нулевого потенциала устройства, выход первого элемента И соединен с тактовым входом второго триггера , инверсный выход которого соединен с первым входом обращени  первого блока оперативной пам ти, с входом обращени  блока посто нной пам ти, с вторыми входами п того и восьмого дешифраторов и с первым выходом готовности устройства, пр мой выход второго триггера соединен с первым входом второго элемента И и с четвертым входом седьмого дешифратора, первый выход п того дешифратора соединен со входом записи третьего блока оперативной пам ти и управл ющим входом первого мультиплексора, группа выходов которого соединена с группой адресных входов третье16

   го блока оперативной пам ти, второй выход п того дешифратора соединен с входом чтени  третьего блока оперативной пам ти, выход которого соединен с третьим входом восьмого дешифратора и вторым входом обрашени  первого блока оперативной пам ти, старший разр д информационного выхода блока посто нной пам ти соединен с информационным входом третьего блока оперативной пам ти, выход которого соединен с четвертым входом шестого дешифратора и вторым входом второго элемента И, вход готовности устройства соединен с третьим входом второго элемента И, выход которого соединен с вторым выходом готовности устройства , втора  группа выходов шестого

   дешифратора соединена с третьей группой входов шестого дешифратора и  вл етс  третьей группой информационных входов-выходов устройства, треть  группа выходов шестого дешифратора  вл етс  группой адресных выходов устройства, первый, второй, третий, четвертый, п тый, шестой и седьмой выходы шестого дешифратора  вл ютс  соответственно первыми выходами чтени , записи , строба адреса устройства, вторым выходом сброса устройства, первым и вторым

   выходами задани  режима устройства, выходом признака выборки команды устройства, выход генератора тактовых импульсов соединен со счетным входом реверсивного счетчика импу 1ьсов, группа выходов которого соединена с третьей группой информационных входов второго блока оперативной пам ти, вход признака выборки команды устройства соединен с п тым входом шестого дешифратора и первым входом дес того дешифратора, первый вход задани  режима устройства соединен с шестым входом шестого дешифратора и вторым входом дес того дешифратора, второй вход задани  режима устройства соединен с седьмым входом шестого дешифратора и третьим входом дес того дешифратора, вход

   строба адреса устройства соединен с восьмым входом шестого дешифратора, с четвертым входом дес того дешифратора и через второй одновибратор - .с п тым входом дес того дешифратора, младший разр д второй группы адресных входов устройства

   соединен с шестым входом дес того дешифратора , первый, второй и третий выходы которого соединены соответственно со входом установки нул , со входом разрешени  счета в пр мом направлении, с входом разрешени  счета в инверсном направлении, первый, второй, третий, четвертый и п тый выходы седьмого дешифратора соединены соответственно с входом установки нул  первого счетчика импульсов, со счетным входом первого счетчика импульсов, со счетным входом второго счетчика импульсов, со входом установки нул  второго счетчика импульсов и первым входом обраш,ени  второго блока оперативной пам ти, второй выход седьмого

   17

   дешифратора соединен с вторым входом обращени  второго блока оперативной пам ти и входом дев того дешифратора, выходы переполнени  первого и второго счетчиков импульсов соединены соответственно с п тым и шестым входами седьмого дешифратора, группы информационных выходов первого и второго счетчиков импульсов соединены соответственно с группой управл ющих входов второго мультиплексора и с группой адресных входов второго блока оперативной пам ти, перва , втора , треть  и четверта  группы выходов второго блока оперативной пам ти соединены соответственно с первой, второй, третьей и четвертой группами информационных входов второго мультиплексора , группы выходов которого соединены с группой входов дев того дешифратора, отличающеес  тем, что, с целью сокращени  объема блоков пам ти трассировки, в устройство введены одиннадцатый дешифратор , третий элемент И, третий, одновиб- ратор, второй элемент НЕ, первый и второй регистры сдвига, причем выход генератора тактовых импульсов, первый и второй входы задании режима устройства соедине18

   ны соответственно с первым, вторым и третьим входами одиннадцатого дешифратора, выход которого соединен с входами сдвига первого и второго регистров сдвига, вторые входы записи и чтени  устройства и первый выход сброса устройства соединены соответственно с первым, вторым и третьим входами третьего элемента И, выход которого соединен с входом третьего одновиб- ратора, пр мой выход которого соединен с входами записи первого и второго регистров сдвига, инверсный выход третьего од- новибратора через второй элемент НЕ соединен с тактовыми входами первого и второго регистров сдвига, первый и второй входы задани  режима устройства соединены с входом занесени  информации в последовательном коде первого и второго регистров сдвига соответственно, группы информационных выходов которых соединены соответственно с четвертой и п той группами информационных входов второго блока оперативной пам ти, группы информационных входов первого и второго регистров сдвига соединены с шиной единичного потенциала устройства.

   50

   Составитель И. Сигалов

   Техред И. ВересКорректор М. Шароши

   Тираж 671Подписное

   ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

   1 13035, Москва, Ж-35, Раушска  наб., д. 4/5 Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна . 4