SU1541616A1 - Устройство дл отладки многопроцессорных систем - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники. Целью изобретени   вл етс  повышение быстродействи  при отладке программ. Устройство позвол ет задать последовательность и задержки запуска выполнени  программ процессорами отлаживаемого устройства, а после окончани  прогона отлаживаемых программ позвол ет восстановить реальную последовательность взаимодействи  процессоров отлаживаемого устройства. Устройство содержит блок 1 сравнени , элементы НЕ 10, 12 и 13, триггер 2, первый 3, второй 6 и третий 9 счетчики импульсов, мультиплексор 4, схему 7 сравнени  и блок 5 оперативной пам ти. 2 ил.

Description

Фиг.1

К отлаживаемому устройств;

Изобретение относитс  к вычислительной технике и может быть использовано при создании микроЭВМ, микроконтроллеров и других устройств на основе микропроцессоров.

Цель изобретени  -повышение быстродействи  при отладке прсчрамм.

На фиг. 1 приведена схема предлагаемого устройства дл  отладки много- процессорных систем; на фиг. 2 - схема блока сравнени .

Устройство дл  отладки многопроцессорных систем состоит из блока 1 сравнени , триггера 2, счетчика 3 им- пульсов, мультиплексора 4, блока 5 оперативной пам ти, счетчика 6 импуль сов, схемы 7 сравнени , элемента И 8, счетчика 9 импульсов, элемента НЕ 10, дешифратора 11, элементов НЕ 12 и 13, элемента И 14. Кроме того, устройство содержит группу информационных вхоцов выходов 15, вход 16 чтени , первую группу информационных входов 17, вход i18 задани  режима, выход 19 прерыва- ни , группу адресных входов 20, вторую группу информационных входов 21, вход 22 обращени , выход 23 переполнени  счетчика 6, синхровход 24, вход 25 записи, выход 26 сброса и выход

27синхро низации запуска. Блок 1 сравнени  (фиг. 2) содержит блок

28оперативной пам ти и мультиплексор 29.

Устройство работает следующим об- разом.

Цикл отладки состоит из этапов управлени  и трассировки. На этапе управлени  сигнал на входе 18 имеет уровень Лог.О, Этот сигнал поступает в блок 1 и разрешает запись в блок 1 адреса, при по влении которого на входах 20 устройства на трассировки будет прекращена запись информации в блок 5 оперативной пам ти . Затем программируетс  третий счетчик 9 импульсов. При выполнении управл ющей ЭВМ записи по определенному адресу срабатывает дешифратор 11 и на его выходе по вл етс  сигнал логической 1, по которому в третий счетчик 9 импульсов заноситс  информаци  с его информационных входов. Этот счетчик  вл етс  вычитающим, на его выходе переполнени , допускающем объединение по схеме Монтажное ЮМ по вл етс  сигнал уровн  логического О (отсутствие переполнени ).

Аналогично программируетс  второе устройство дл  отладки многопроцессорных систем. Затем управл юща  ЭВМ запускает выполнение программ в отлаживаемом устройстве и выставл ет сигнал уровн  1 на входе 18 устройства , что означает переход к эта пу трассировки. По переходу сигнала на входе 18 в состо ние 1 триггер

2устанавливаетс  в единичное состо ние и разрешает счет п счетчике 3 импульсов .

Управл юща  ЭВМ программирует первое и второе устройства дл  отладки многопроцессорных систем последовательно и на выходе элемента И 12 по витс  сигнал при условии, когда все устройства дл  отладки многопроцессорных систем перейдут в режим трассировки ,. При этом сигнал на выходе второго элемента И 14 будет повтор ть сигнал на его синхровходе 24. Предварительно записанна  информаци  в третий счетчик 9 импульсов определ ет задержку запуска выполнени  отлаживаемой программы, котора  задаетс  в единицах периода сигнала тактиров- ки на синхровходе 24 устройства. Отсчитав заданное число импульсов, третий счетчик 9 импульсов выдает на своем выходе 26 единичный сигнал, блокиру  прохождение импульсов тактиров- ки через элемент И 14. Выход 26 устройства подключен к входу сброса процессора отлаживаемого устройства и при по влении на нем сигнала уровн  Лог.1 процессор начинает выполнение отлаживаемой программы.

На этапе трассировки сигнал на входе 22 имеет уровень Лог. Ч в течение времени, пока длитс  цикл шины первого процессора отлаживаемого устройства и уройень Лог. О в течение остального времени. Если циклы шины идут непрерывно один за другим, то на входе 22 присутствуют короткие импульсы уровн  Лог.О, по положительному перепаду (переходу из низкого уровн  в высокий) сигнал на входе 22 значение на выходе счетчика

3импульсов увеличиваетс  на единицу. Присутствующий на управл ющем входе мультиплексора 4 сигнал уровн  Лог. 1 разрешает передачу информации на выходы мультиплексора 4 с его второй группы информационных входов. Код на выходе счетчика 3 импульсов  вл етс  адресом занесени  информации в блок

5 оперативной пам ти, информаци  за- носитс  по отрицательному перепаду (переходу из высокого уровн  в низкий сигнала на входе 22 с информационной и адресной магистралей первого процессора отлаживаемого устройства и  вл етс  трассой выполнени  программы этим процессором.

Одновременно в блок 5 оперативной пам ти заноситс  информаци  с информационных выходов счетчика 6 импульсов , который подсчитывает число импульсов синхронизации первого процессора отлахашаемого устройства на син- хровходе 24, поступившее с момента последней записи в блок 5 оперативной пам ти. При переполнении счетчика 6 импульсов на его выходе 23 переполнени  по вл етс  импульс уровн  Лог, 1, который, пройд  через схему 7 сравнени , поступает на тактовый вход счетчика 3 импульсов и увеличивает значение числа на его выходах на единицу , адресу  следующее слово блока 5 оперативной пам ти. Если длительность текущего цикла шины превышает два периода полвл енил импульсов на выходе переполнени  счетчика 6 импульсов , троцесс адресации нового слова блока 5 оперативной пам ти повтор етс  .

На этапе трассировки коды с магистрали адреса первого процессора отлаживаемого устройства поступают также в блок 1 сравнени  и сравниваютс  с записанным там адресом останова, при совпадении адресов на выходе блока 1 сравнени  по вл етс  импульс уровн  Лог. М, который устанавлива- ет триггер 2 в нулевое состо ние, запреща  счет счетчику 3 импульсов, и через элемент НЕ 10 поступает на выхо 19 прерывани  устройства. Аналогично работает второе устройство дл  отладки многопроцессорных систем . Выходы прерываний устройств объ- динены по схеме Монтажное ИЛИ, причем нагрузочное сопротивление расположено в управл ющей ЭВМ. Импульс прерывани , по вившийс  на выходе 19 прерывани  устройства, пройд  через элемент НЕ 13 каждого устройства, устанавливает в нулевое состо ние в каждом устройстве триггера 2 и запись информации в блок 5 оперативной пам ти одновременно прекращаетс  во всех устройствах. Число одновременно работающих устройств дл  отладки мно

0

д $ 0 5

5

гопроцессорных систем не ограничено двум  и может быть любым,

Реагиру  на полученное прерывание, управл юща  ЭВМ останавливает выполнение программ процессорами отлаживаемого устройства и переходит к этапу управлени , устанавлива  на входе 18 сигнал Лог. О. При этом на выходы мультиплексора 4 поступают коды с его первой группы информационных входов . Управл юща  ЭВМ, выставл   соответствующие коды на первых адресных входах, может пропитать трассировочную информацию из блока 5 оперативной пам ти. Цикл отладки завершен.

Таким образом, зна  величину периода импульса синхронизации каждого процессора отлаживаемого устройства и принима  внимание, что длительность цикла шины процессора всегда кратна целому числу периодов синхросигнала этого процессора, можно указать момент выполнени  любого цикла шины по отношению к моменту прекращени  записи информации в блок 5 оперативной пам ти. Поскольку запись информации в блок 5 оперативной пам ти прекращаетс  одновременно во всех устройствах, можно восстановить реальную последовательность выполнени  различными процессорами отлаживаемого устройства циклов шины. Запуск выполнени  программ процессорами отлаживаемого устройства также засинхрони- зирован (сигнал на выходе 27 устройства ), причем имеетс  возможность задавать различные задержки запуска выполнени  программ различными процессорами .

Блок 1 сравнени  работает следующим образом. На этапе управлени  сигнала на управл ющем входе мультиплексора 29 имеет уровень Лог. О, разреша  прохождение кодов на выход мультиплексора с его первой группы входов. Эти коды  вл ютс  адресами, по которым управл юща  ЭВМ записывает в блок 28 оперативной пам ти информацию , сопровожда  ее управл ющим сигналом по входу 25 записи, В блок 28 оперативной пам ти записываетс  единица по адресу прекращени  трассировки и нуль по остальным адресам.

На этапе трассировки сигнал на управл ющем входе мультиплексора 29 принимает уровень Лог. М и на адрес- ные входы блока 28 оперативной пам ти поступают коды с вторых адресных вхо , 71541

дов блока 1 сравнени . При по влении на этих адресных входах адреса, совпадающего с заданным в качестве услови  прекращени  трассировки, на выходе блока 28 оперативной пам ти по вл -- етс  сигнал уровн  Лог. М. Чтение из блока 28 оперативной пам ти производитс  при наличии сигнала уровн  Лог. М на входе чтени  блока 1 срав нени .

Claims (2)

1. Формула изобретени 

   10

   1, Устройство дл  отладки многопроцессорных систем, содержащее блок сравнени ,, первьй элемент НЕ, триггер первый и второй счетчики импульсов, мультиплексор, схему сравнени  и блок оперативной пам ти, причем перва  группа адресных входов устройства соединена с первыми группами информационных входов блока сравнени  и мультиплексора , группа выходов которого соединена с группой адресных входов блока оперативной пам ти, группа информационных выходов блока оперативной пам ти через двунаправленную магистраль соединена с второй группой информационных входов блока сравнени  и  вл етс  -группой информационных входов-выходов устройства, выход равенства блоки сравнени  через первьщ элемент НЕ соединен с выходом прерывани  устройства, информационный вход триггера соединен с «мной единичного потенциала устройства, выход триггера соединен с входом установки нул  первого счетчика импульсов, группа информационных выходов которого соединена с второй группой информационных входов мультиплексора, вход задани  режима устройства соединен с тактовым входом триггера, разрешающим входом блока сравнени  и управл ющим входом мультиплексора, вход признака чтени  устройства соединен с входом чтени  блока оперативной пам ти, перва  группа информационных входов блока оперативной пам ти соединена с третьей группой информационных входов блока сравнени  и  вл етс  первой группой информационных входов устройства , втора  группа информационных входов устройства соединена с второй Группой информационных входов блока (рперативной пам ти, выход равенства Схемы сравнени  соединен с тактовым входом первого счетчика импульсов

   8

   0

   5

   0

   5

   0

   5

   0

   5

   и с входом записи второго счетчика импульсов, группа информационных выходов которого соединена с третьей группой информационных входов блока оперативной пам ти, выход переполнени  второго счетчика импульсов соединен с первым входом схемы сравнени , информационный вход второго счетчика импульсов соединен с шиной нулевого потенциала устройства, вход обращени  устройства соединен с вторым входом схемы сравнени , отличающеес  тем, что, с целью повышени  быстродействи  при отладке программ , в устройство введены третий счетчик импульсов, первый и второй элементы И, второй и третий элементы НЕ и дешифратор, причем выход первого элемента И соединен со счетным входом второго счетчика импульсов, группа информационных входов-выходов устроГ- ства через двунаправленную магистраль соединена с группой информационных входов третьего счетчика импутьсов, , выход переполнени  которого соединен с первым входом первого элемента И, с инверсным входом второго элемента И и  вл етс  выходом сброса устропства, перва  группа адресных входов устройства соединена с группой информационных входов дешифратора, выход которого соединен с входом записи третьего счетчика импульсов, вход записи устройства соединен с входом записи блока сравнени  и с тактовым входом дешифратора , выход первого элемента НЕ через второй элемент НЕ соединен с входом обнулени  триггера, вход задани  режима устройства соединен через третий элемент НЕ с первым зхоцом второго элемента И и с выходом синхронизации запуска устройства, синхросход устройства соединен с вторыми входами первого и второго элементов И.
2. 2. Устройство по п. 1, отличающеес  тем, что блок сравнени  содержит мультиплексор и блок оперативной пам ти, причем перва , втора  и треть  группы информационных входов блока соединены соответственно с первой группой информационных входов мультиплексора, группой информационных входов блока оперативной пам ти и второй группой информационных входов мультиплексора, группа выходов которого соединена с группой а есных входов блока оперативной пам ти, уп9154161610

   равл ющий вход, вхоД записи и чтени  входами записи и чтени  блока опера- блока соединены соответственно с уп- тивной пам ти, выход которого  вл ет

   равл юцим входом мультиплексора, с

   z°{lA

   29

   с  выходом неравенства блока.

   т

   w

   М

   so

   ню

   гг Фиг.1