SU1695289A1 - Устройство дл вычислени непрерывно-логических функций - Google Patents
Устройство дл вычислени непрерывно-логических функций Download PDFInfo
- Publication number
- SU1695289A1 SU1695289A1 SU894655006A SU4655006A SU1695289A1 SU 1695289 A1 SU1695289 A1 SU 1695289A1 SU 894655006 A SU894655006 A SU 894655006A SU 4655006 A SU4655006 A SU 4655006A SU 1695289 A1 SU1695289 A1 SU 1695289A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- inputs
- group
- unit
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и моделирующим системам. Цель изобретени - увеличение быстродействи и расширение функциональных возможностей за счет вычислени функций гибридной логики, которые могут быть разрывными . Поставленна цель достигаетс тем, что устройство содержит блок 1 ввода- вывода, блок 2 управлени , блок 6 вычислени порогового оператора, коммутатор 7 и блок 8 пам ти. 1 з.л.ф-лы, 5 ил.
Description
Изобретение относитс к вычислительной технике и моделирующим системам и предназначено дл использовани в вычислительных структурах, ориентированных на реализацию непрерывно-логических, расплывчатых и гибридных формул.
Цель изобретени - повышение быстродействи и расширение функциональных возможностей устройства за счет вычислени функций гибридной логики, которые могут быть разрывными.
На фиг. 1 приведена схема устройства; на фиг. 2 - схема блока вычислени порогового оператора; на фиг. 3 х то же, блока буферной пам ти; на фиг. 4 - то же, блока ввода-вывода; на фиг. 5 - то же, блока управлени .
Устройство содержит блок 1 ввода-вывода , блок 2 управлени , управл ющий вход-выход 3 устройства, информационный вход 4 устройства, информационный вход- выход 5 устройства, блок 6 вычислени порогового оператора, коммутатор 7, блок 8 буферной пам ти.
Блок 6 вычислени порогового оператора содержит дешифратор 9, К регистров 10, первую группу из К элементов 11 сравнени , К коммутаторов 12, вторую группу из К-элементов 13 сравнени и регистр 14.
Блок 8 буферной пам ти содержит с первого по третий регистры 15-17, с первого по третий узлы 18-20 пам ти, с первого по третий мультиплексоры 21-23.
Блок 1 ввода-вывода содержит регистр 24 адреса, первый регистр 25 данных, узел 26 посто нной пам ти, второй регистр 27 данных, первый и второй формирователи 28 и 29.
Блок 2 управлени содержит счетчик 30, первый узел 31 посто нной пам ти, второй узел 32 посто нной пам ти, триггер 33, генератор 34 тактовых импульсов, элемент 35 сравнени , с первого по третий формирователи 36-38.
Устройство работает следующим обра- зом.
Работа начинаетс по сигналу, подаваемому через управл ющий вход-выход 3 устройства и блок 1 ввода-вывода в блок 2 управлени . Обмен устройства может осуществл тьс по известным протоколам интерфейса обмена. По этому сигналу триггер 33 переводит мультиплексоры 21-23 в режим записи, при этом, одновременно, на выходе формировател 38 формируетс сигнал запроса, ЦВМ, получив сигнал запроса , начинает выдавать коды управл ющей программы, котора записываетс в блок 8 пам ти. Запись производитс по коду (адресу), который через информационный вход 4 поступает на узел 26 и регистр 24. С выходов узла 26 поступают сигналы, соответствующие записи информации в узел 20 пам ти. По сигналу, поступающему через вход-выход 3 в регистры 24 и 25, записываетс адрес и данные, поступающие из внешней ЦВМ. Затем, с некоторой задержкой, определ емой формирователем 28, с выхода регистра 24 выдаетс адрес чейки узла 24, а из регистра 25 - информаци , котора должна быть записана по этому адресу. В узел 20 записываетс управл юща программа устройства. Соответствующий массив чисел управл ющей программы имеет следующий формат:
№М° команды Адрес Адрес 1APIAXI
..if.
МAFIАхк
где: НЛФ AFI - двоичный код номера непрерывно-логической функции F от переменных XiХк. Адреса AXIАхк двоичные
коды адресов переменных XiХк
Выдача кодов адресов с регистра 24 и кодов данных с регистра 25 производитс по управл ющим сигналам, поступающим от узла 26 синхронно с сигналом выборки В, который формируетс формирователем 29.
После записи массива управл ющей программы в узел 20 пам ти происходит запись массива значений НЛФ заданных на множестве ситуаций (таблица истинности НЛФ) в узел 18 пам ти.
Массив значений НЛФ FJ имеет вид:
где К - количество переменных.
Далее, приведены значени М, n, S дл К 2, 3, 4, 5.
К 2 3 4 5
n 3 6 10 15 М 8 48 384 3840 S 2 3 3 4 Регистр 24 производит запись адреса 0 (вектора /(Ам, Ар), а в регистр 25 производитс запись кода выходного вектора а . Адреса, соответствующие кодам а, состо т из log2M разр дов, задающих строки мас- сива значение НЛФ FI и t разр дов, характеризующих двоичный код количества различных НЛФ, примен емых при реализации алгоритмов вычислени непрерывно-логических функций (t log2N, где N - общее количество FI). После окончани процесса записи кодов - таблицы истинности НЛФ, происходит запись значений переменных Xi-Хк, вход щих в НЛФ р. При этом у выражаетс суперпозицией от функций FI-FN, т.е.
p FiFN y9 Fi(XnXKI)
FN(XIN, .. , XKNJ,
где XnXKIХш XKN - переменные
из множества XI-XK.
Запись значений переменных Xi-Хк в узел 19 пам ти дл всех функций FI, вход щих в р, осуществл етс по адресам, записанным в узле 20: код FI, код NXI.
После завершени процесса записи кодов переменных Xr-Хк, вход щих в НЛФ р, устройство переключаетс в режим вычислени значений НЛФ. Процесс вычислени НЛФ Z р (Fi. ... FS ), где S - общее число НЛФ FI. вход щих в Z, состоит из четырех этапов: чтение переменных Хц, вхо- 0 д щих в НЛФ FJ 0 1. 2Т..., S), вычисление переменных FJ,вычисление значени 2 у)
(FiFs), выдача полученного значени Z
во внешнюю ЦВМ.
По сигналу, поступающему через вход- 5 выход 3, триггер 33 устанавливаетс в 1, счетчик 30 - в О. Триггер 33 выдает разрешающий сигнал на один из входов элемента 35 сравнени и импульсы с генератора 34 тактовых импульсов начинают поступать на счетный вход счетчика 30. Управление процессом чтени переменных Xij и процессом вычислени значений FJ и Z осуществл етс с помощью кодов, записанных в узлах 31 и 32 посто нной пам ти.
Чтение переменных происходит следующим образом.
Из узла 20 происходит чтение значени (AN, Ар) управл ющей команды, котора поступает в регистр 17. Из регистра 17 значе5
0
5
0
5
0
5
ние AN поступает в блок 6, а значение Ар - на соответствующий вход коммутатора 7. Чтение значени X|i происходит по адресу AN. поступающему с выхода регистра 17 на адресный вход узла 19. Затем происходит запись Xij из узла 19 в регистр 16, а затем перезапись этого числа из регистра 16 в соответствующий регистр 10, выбранный дешифратором 9. Процесс чтени переменных Хц, осуществл етс последователь-
но дл всех переменных Xij, 1 1, 2Kj, где
Kj - число переменных, вход щих в FJ.
После считывани всех значений NXI из узла 19 соответствующих функции FI начинаетс вычисление НЛФ FI. Это происходит в блоке 6. Процесс гибридного непрерывно- логического преобразовател FI (XiХк)
осуществл етс на элементах 11 сравнени и коммутаторах 12, которые формируют коды
переменных XiХк , а затем, на элементах
13 сравнени происходит определение кода двоичного вектора /. Вектор/ поступает на адресный вход узла 18 пам ти, туда же поступает код функции FI через коммутатор 7. Дл этого узел 31 посто нной пам ти выда- ет сигнал чтени FI на адресный вход Ар узла 18, с которого происходит чтение строки таблицы истинности, котора соответствует данной ситуации расположени переменных Xi-X«.
S - разр дный код а, считанный с узла 18, поступает на входы регистра 15. Этот, код вл етс адресом at дл выбора требуемой переменной Xi. Выбранна переменна , котора вл етс результатом вычислени НЛФ FI (Xi-Хк) - xi, поступает в узел 19. Далее осуществл етс последовательное вычисление Fi, F2FN, вход щих
в #(FiFN), и все результаты вычислений
записываютс в узел 19. Затем происходит вычисление самой функции р, где значени FI рассматриваютс уже как переменные. Результат вычислений записываетс в регистр 27.
Claims (2)
1. Устройство дл вычислени непрерывно-логических функций, содержащее коммутатор, блок буферной пам ти и блок управлени , отличающеес тем, что, с целью увеличени быстродействи и рас- ширени функциональных возможностей устройства путем вычислени функций гибридной логики, которые могут быть разрывными , оно содержит блок ввода-вывода и блок вычислений порогового оператора, причем информационный вход, информационный и управл ющие входы-выходы устройства подключены соответственно к первому информационному входу, к информационному входу-выходу и к первому управл ющему входу-выходу блока ввода- вывода, первый выход блока ввода-вывода и первый выход коммутатора подключены соответственно к информационным входам блока буферной пам ти, первый выход которого подключен к первому управл ющему входу коммутатора, второй выход блока ввода-вывода, второй выход коммутатора , первый выход блока управлени , выход блока вычислени порогового оператора и второй выход блока буферной па- м ти подключены соответственно к адресным входам блока буферной пам ти, третий выход которого подключен к второму управл ющему входу коммутатора и к первому информационному входу блока вычислени порогового оператора, второй выход блока управлени и третий выход блока ввода-вывода подключены соответственно к управл ющим входам блока буферной пам ти, четвертый выход которого подключен к второму информационному входу блока вычислени порогового оператора и к второму информационному входу блока ввода-вывода, второй управл ющий вход-выход которого подключен к входу- выходу режима блока управлени , третий и четвертый выходы которого подключены соответственно к входам синхронизации коммутатора и блока вычислени порогового оператора, выходы с первого по К-й группы (где К - число аргументов непрерывно-логической функции) блока вычислени порогового оператора подключены соответственно к информационным входам с первого по К-й коммутатора,
2. Устройство по п. 1,отличающее- с тем, что блок вычислени порогового- оператора содержит дешифратор, группу из К регистров, первую группу из К элементов
К (К - 1
сравнени , вторую группу из - -к- элементов сравнени , К коммутаторов и регистр , причем первый информационный вход блока подключен к информационному входу дешифратора, вход синхронизации блока - к входу синхронизации дешифрато- .ра и к входу записи - считывани регистра, выходы с первого по К-й которого подключе- .ны соответственно к входам записи-считывани регистров с первого по К-й, пр мой выход с-го регистра (где с 1К) подключен к первому входу с-го элемента сравнени первой группы и к первому информационному входу с-го коммутатора,- инверсный выход с-го регистра подключен к второму входу с-го элемента сравнени второй группы и к второму информационному входу с-го коммутатора, второй информационный вход блока подключен к информационным входам регистров с первого по К-й, выходы а-го и в-го коммутаторов
(где a, b 1 К и а b) подключены
соответственно к первому и второму входам 1-го элемента сравнени второй группы
К ГК - 1 (где I 1 ) и соответственно к
а-му и b-му выходам группы блока, выходы элементов сравнени с первого по К-й пер
вой группы подключены соответственно к управл ющим входам коммутаторов с первого по К-й и соответственно к информационным входам первой группы регистра, выходы элементов сравнени с первого по
Ґ (Y - 1 Л
-й второй группы подключены соответственно к информационным входам второй группы регистра, выход которого подключен к выходу блока.
5 sФи.1
r-
«S3
iT
M
t
(s
«0
PO
II
- « -o «
N Ч
NA
«41
M
- lr f-. t.
53555
/
-j
} О- 4 4:444
&s
4: |«JQ
«м «5э
w-; 52
V)
I
«Q
to т
5 N
Г
- § 4
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894655006A SU1695289A1 (ru) | 1989-02-24 | 1989-02-24 | Устройство дл вычислени непрерывно-логических функций |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894655006A SU1695289A1 (ru) | 1989-02-24 | 1989-02-24 | Устройство дл вычислени непрерывно-логических функций |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1695289A1 true SU1695289A1 (ru) | 1991-11-30 |
Family
ID=21430772
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894655006A SU1695289A1 (ru) | 1989-02-24 | 1989-02-24 | Устройство дл вычислени непрерывно-логических функций |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1695289A1 (ru) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2465643C1 (ru) * | 2011-06-28 | 2012-10-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Непрерывно-логическое устройство |
RU2497190C1 (ru) * | 2012-07-03 | 2013-10-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Функциональный формирователь |
-
1989
- 1989-02-24 SU SU894655006A patent/SU1695289A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 941994.кл. G 06 F 7/00,1981. Авторское свидетельство СССР № 1256010, кл. G 06 F 7/00. 1985. * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2465643C1 (ru) * | 2011-06-28 | 2012-10-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Непрерывно-логическое устройство |
RU2497190C1 (ru) * | 2012-07-03 | 2013-10-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Функциональный формирователь |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4506348A (en) | Variable digital delay circuit | |
SU1695289A1 (ru) | Устройство дл вычислени непрерывно-логических функций | |
SU494745A1 (ru) | Устройство дл синтеза многотактной схемы | |
SU640300A1 (ru) | Устройство дл хранени и преобразовани информации | |
SU881727A1 (ru) | Устройство дл сбора дискретной информации | |
SU1108511A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1642472A1 (ru) | Устройство дл контрол выполнени последовательности действий оператора | |
SU1274002A1 (ru) | Ассоциативное запоминающее устройство | |
SU951401A1 (ru) | Запоминающее устройство | |
SU1283760A1 (ru) | Устройство дл управлени микропроцессорной системой | |
SU1587504A1 (ru) | Устройство программного управлени | |
SU1686460A1 (ru) | Устройство дл вычислени импликант | |
RU1805496C (ru) | Запоминающее устройство | |
SU1494007A1 (ru) | Устройство адресации пам ти | |
RU1795471C (ru) | Процессор быстрого преобразовани уолша-адамара | |
SU497634A1 (ru) | Буферное запоминающее устройство | |
SU809182A1 (ru) | Устройство управлени пам тью | |
SU1606972A1 (ru) | Устройство дл сортировки информации | |
SU507897A1 (ru) | Запоминающее устройство | |
SU911506A1 (ru) | Устройство дл упор дочени данных | |
SU496604A1 (ru) | Запоминающее устройство | |
SU1352535A1 (ru) | Устройство дл сдвига с самоконтролем | |
SU515158A1 (ru) | Оперативное запоминающее устройство с обращением к множеству чеек пам ти | |
SU951991A1 (ru) | Вычислительна машина | |
SU1206806A1 (ru) | Устройство дл редактировани списка |