RU2465643C1 - Непрерывно-логическое устройство - Google Patents

Непрерывно-логическое устройство Download PDF

Info

Publication number
RU2465643C1
RU2465643C1 RU2011126573/08A RU2011126573A RU2465643C1 RU 2465643 C1 RU2465643 C1 RU 2465643C1 RU 2011126573/08 A RU2011126573/08 A RU 2011126573/08A RU 2011126573 A RU2011126573 A RU 2011126573A RU 2465643 C1 RU2465643 C1 RU 2465643C1
Authority
RU
Russia
Prior art keywords
inputs
keys
closing
output
continuous
Prior art date
Application number
RU2011126573/08A
Other languages
English (en)
Inventor
Дмитрий Васильевич Андреев (RU)
Дмитрий Васильевич Андреев
Илья Александрович Дозоров (RU)
Илья Александрович Дозоров
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" filed Critical Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет"
Priority to RU2011126573/08A priority Critical patent/RU2465643C1/ru
Application granted granted Critical
Publication of RU2465643C1 publication Critical patent/RU2465643C1/ru

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

Изобретение предназначено для воспроизведения функций непрерывной логики, зависящих от трех аргументов - входных аналоговых сигналов, и может быть использовано в системах аналоговой вычислительной техники как средство предварительной обработки информации. Техническим результатом является обеспечение возможности изменения коэффициентов реализуемых функций без изменения коэффициентов усиления операционных усилителей. Устройство содержит пять компараторов, пять замыкающих и пять размыкающих ключей. 1 ил., 1 табл.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны непрерывно-логические устройства (см., например, рис.14 на стр.72, рис.15 на стр.73 в книге Шимбирев П.Н. Гибридные непрерывно-логические устройства. - М.: Энергоатомиздат, 1990), которые реализуют непрерывно-логические функции.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных непрерывно-логических устройств, относятся ограниченные функциональные возможности, обусловленные тем, что для обеспечения изменения коэффициентов реализуемых функций необходимо изменение коэффициентов усиления операционных усилителей.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятое за прототип непрерывно-логическое устройство (см. рис.13 на стр.70 в книге Шимбирев П.Н. Гибридные непрерывно-логические устройства. - М.: Энергоатомиздат, 1990), в котором реализуется непрерывно-логическая функция
Figure 00000001
,
где y1<a k≤y2 (a k∈{a 1,a 2,a 3,a 4,a 5}, a 5<a 4<a 3<a 2<a 1); ∨, ∧ - символы логических операций ИЛИ, И;
Figure 00000002
,
Figure 00000003
,
Figure 00000004
,
Figure 00000005
,
Figure 00000006
.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что для обеспечения изменения a k необходимо изменение коэффициентов усиления операционных усилителей прототипа.
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения изменения a k без каких-либо изменений устройства.
Указанный технический результат при осуществлении изобретения достигается тем, что в непрерывно-логическом устройстве, содержащем три информационных входа и выход, особенность заключается в том, что в него дополнительно введены пять компараторов, пять замыкающих и пять размыкающих ключей, причем третий, первый и второй информационные входы непрерывно-логического устройства соединены соответственно с инвертирующим входом пятого компаратора, объединенными инвертирующими входами первого, третьего и объединенными инвертирующими входами второго, четвертого компараторов, выход i-го
Figure 00000007
компаратора соединен с управляющим входом i-ых размыкающего и замыкающего ключей, выход i-го замыкающего ключа соединен с выходом i-го размыкающего ключа, выходы первого, третьего, четвертого и пятого замыкающих ключей соединены соответственно с входами второго замыкающего, четвертого размыкающего, пятого замыкающего ключей и выходом непрерывно-логического устройства, выход второго замыкающего ключа объединен с входами третьего, пятого размыкающего и четвертого замыкающего ключей, а входы первых замыкающего и размыкающего ключей соединены соответственно с входами второго размыкающего и третьего замыкающего ключей.
На чертеже представлена схема предлагаемого непрерывного-логического устройства.
Непрерывно-логическое устройство содержит компараторы 11, …, 15, замыкающие 21, …, 25 и размыкающие 31, …, 35 ключи, причем третий, первый и второй информационные входы непрерывно-логического устройства соединены соответственно с инвертирующим входом компаратора 15, объединенными инвертирующими входами компараторов 11, 13 и объединенными инвертирующими входами компараторов 12, 14, выход компаратора 1i
Figure 00000008
соединен с управляющим входом ключей 2i и 3i, выход ключа 2i соединен с выходом ключа 3i, выходы ключей 21, 23, 24 и 25 соединены соответственно с входами ключей 22, 34, 25 и выходом непрерывно-логического устройства, выход ключа 22 объединен с входами ключей 33, 24, 35, а входы ключей 21 и 31 соединены соответственно с входами ключей 32 и 23.
Работа предлагаемого непрерывно-логического устройства осуществляется следующим образом. На его первый, второй, третий информационные входы подаются соответственно аналоговые сигналы (напряжения) x1, x2, x3; на неинвертирующем входе компаратора 1i
Figure 00000008
и входах ключей 21, 31 фиксируются соответственно опорное напряжение a i и напряжения y1, y2, причем y1<a 5<a 4<a 3<a 2<a 1≤y2. Если на управляющем входе ключей 2i, 3i действует лог. «1» (лог. «0»), то ключ 2i замкнут (разомкнут), а ключ 3i разомкнут (замкнут). Таким образом, сигнал на выходе непрерывно-логического устройства определяется выражением
Figure 00000009
где ∨, ∧ - символы логических операций ИЛИ, И;
Figure 00000010
,
Figure 00000011
,
Figure 00000012
,
Figure 00000013
,
Figure 00000014
. В представленной ниже таблице приведены все возможные комбинации значений переменных Р1, …, Р5, и соответствующие этим комбинациям значения сигнала на выходе предлагаемого устройства, полученные согласно (1).
Р1 P2 P3 P4 P5 Z P1 P2 P3 P4 P5 Z
0 0 0 0 0 y1 1 0 0 0 0 y1
0 0 0 0 1 y1 1 0 0 0 1 y1
0 0 0 1 0 y1 1 0 0 1 0 y1
0 0 0 1 1 y1 1 0 0 1 1 y1
0 0 1 0 0 y1 1 0 1 0 0 y1
0 0 1 0 1 y2 1 0 1 0 1 y2
0 0 1 1 0 y1 1 0 1 1 0 y1
0 0 1 1 1 y1 1 0 1 1 1 y1
0 1 0 0 0 y2 1 1 0 0 0 y1
0 1 0 0 1 y2 1 1 0 0 1 y1
0 1 0 1 0 y2 1 1 0 1 0 y1
0 1 0 1 1 y2 1 1 0 1 1 y1
0 1 1 0 0 y2 1 1 1 0 0 y1
0 1 1 0 1 y2 1 1 1 0 1 y2
0 1 1 1 0 y2 1 1 1 1 0 y1
0 1 1 1 1 y2 1 1 1 1 1 y1
С учетом данных, представленных в таблице, на выходе предлагаемого непрерывно-логического устройства имеем
Figure 00000015
,
Вышеизложенные сведения позволяют сделать вывод, что предлагаемое непрерывно-логическое устройство обладает более широкими по сравнению с прототипом функциональными возможностями, поскольку реализует аналогичную воспроизводимой в прототипе непрерывно-логическую функцию, но не требует собственных изменений при изменении a k.

Claims (1)

  1. Непрерывно-логическое устройство, содержащее три информационных входа и выход, отличающееся тем, что в него введены пять компараторов, пять замыкающих и пять размыкающих ключей, причем третий, первый и второй информационные входы непрерывно-логического устройства соединены соответственно с инвертирующим входом пятого компаратора, объединенными инвертирующими входами первого, третьего и объединенными инвертирующими входами второго, четвертого компараторов, выход i-го
    Figure 00000016
    компаратора соединен с управляющим входом i-х размыкающего и замыкающего ключей, выход i-го замыкающего ключа соединен с выходом i-го размыкающего ключа, выходы первого, третьего, четвертого и пятого замыкающих ключей соединены соответственно с входами второго замыкающего, четвертого размыкающего, пятого замыкающего ключей и выходом непрерывно-логического устройства, выход второго замыкающего ключа объединен с входами третьего, пятого размыкающих и четвертого замыкающего ключей, а входы первых замыкающего и размыкающего ключей соединены соответственно с входами второго размыкающего и третьего замыкающего ключей.
RU2011126573/08A 2011-06-28 2011-06-28 Непрерывно-логическое устройство RU2465643C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2011126573/08A RU2465643C1 (ru) 2011-06-28 2011-06-28 Непрерывно-логическое устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2011126573/08A RU2465643C1 (ru) 2011-06-28 2011-06-28 Непрерывно-логическое устройство

Publications (1)

Publication Number Publication Date
RU2465643C1 true RU2465643C1 (ru) 2012-10-27

Family

ID=47147601

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2011126573/08A RU2465643C1 (ru) 2011-06-28 2011-06-28 Непрерывно-логическое устройство

Country Status (1)

Country Link
RU (1) RU2465643C1 (ru)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1695289A1 (ru) * 1989-02-24 1991-11-30 Научно-Исследовательский Институт Автоматических Систем Устройство дл вычислени непрерывно-логических функций
RU2093888C1 (ru) * 1994-03-14 1997-10-20 Ульяновский государственный технический университет Процессор для адресно-ранговой идентификации и селекции аналоговых сигналов
EP0936570A2 (en) * 1998-02-17 1999-08-18 Anadec GmbH Method and electronic circuit for signal processing, in particular for the computation of probability distributions
RU2257612C1 (ru) * 2003-12-05 2005-07-27 Ульяновский государственный технический университет Конъюнктивно-дизъюнктивный релятор с блокировкой

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1695289A1 (ru) * 1989-02-24 1991-11-30 Научно-Исследовательский Институт Автоматических Систем Устройство дл вычислени непрерывно-логических функций
RU2093888C1 (ru) * 1994-03-14 1997-10-20 Ульяновский государственный технический университет Процессор для адресно-ранговой идентификации и селекции аналоговых сигналов
EP0936570A2 (en) * 1998-02-17 1999-08-18 Anadec GmbH Method and electronic circuit for signal processing, in particular for the computation of probability distributions
RU2257612C1 (ru) * 2003-12-05 2005-07-27 Ульяновский государственный технический университет Конъюнктивно-дизъюнктивный релятор с блокировкой

Similar Documents

Publication Publication Date Title
RU2294007C1 (ru) Логический преобразователь
RU2445697C1 (ru) Реляторный модуль
RU2701461C1 (ru) Мажоритарный модуль
CN103873032A (zh) 轨对轨输入迟滞比较器
US20120161872A1 (en) Comparator and analog-to-digital
KR102512835B1 (ko) 도미노 인에이블 선택을 구비한 저 전력 통합 클럭 게이팅 셀
Zhou et al. Optimal control problem for stochastic evolution equations in Hilbert spaces
RU2465643C1 (ru) Непрерывно-логическое устройство
RU2580799C1 (ru) Логический преобразователь
RU2629451C1 (ru) Логический преобразователь
RU2543307C2 (ru) Ранговый фильтр
RU2610678C1 (ru) Универсальный логический модуль
RU2281550C1 (ru) Аналоговый процессор
RU2446462C1 (ru) Аналоговый процессор
RU2284650C1 (ru) Ранговый фильтр
RU2475814C1 (ru) Логический преобразователь
RU2630394C2 (ru) Логический модуль
RU2710866C1 (ru) Ранговый фильтр
CN103368560A (zh) 一种三模冗余表决器
RU2554557C1 (ru) Многозначный логический элемент обратного циклического сдвига
RU2709664C1 (ru) Пороговый модуль
Ramella et al. GaAs-Based Serial-Input-Parallel-Output Interfaces for Microwave Core-Chips
RU2620199C1 (ru) Ранговый фильтр
RU2417434C1 (ru) Интервальный идентификатор
Tijani et al. A low-power active self-interference cancellation technique for SAW-less FDD and full-duplex receivers

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20130629