CN103873032A - 轨对轨输入迟滞比较器 - Google Patents

Abstract

本发明公开了一种轨对轨输入迟滞比较器，包括：输入迟滞比较器模块，与传输模块相连，可以在输入共模电压控制下自动关闭部分电路以获得良好的共模电压抑制比；传输模块，在开关信号控制下，对该输入迟滞比较器模块的输出或固定高低电平进行选择后输出给输出比较器；输出比较器，用于提高所述轨对轨输入迟滞比较器的增益，对传输模块的选择结果进行进一步整形；开关信号模块，产生传输模块需要的开关信号；偏置模块产生各模块所需的偏置电流，通过本发明，可提高电路的增益，改善电路的共模抑制比。

Description

轨对轨输入迟滞比较器

技术领域

本发明关于一种迟滞比较器，特别是涉及一种高增益高共模抑制比的轨对轨输入迟滞比较器。

背景技术

总体来说，目前有不少关于轨对轨输入的迟滞比较器专利，这些专利所描述的电路在各电压输入范围都是满足迟滞比较器应用需求的，但是在共模抑制比方面却不尽然。

通常，轨到轨输入迟滞比较器包含一P型比较器和一N型比较器，根据叠加原理，该轨到轨输入迟滞比较器的性能起决于该P型比较器及N型比较器的性能。一般，集成电路里的运放和比较器都采用差分结构，此处P型比较器及N型比较器均为差分结构，采用差分放大器的目的在于只放大两个输入的差分分量而不放大其共模分量，可以用共模抑制比CMRR来度量差分放大器的这一特点，CMRR定义为差分增益和共模增益的比值的绝对值

$\mathrm{CMRR}=\left|\frac{A_{\mathrm{DM}}}{A_{\mathrm{CM}}}\right|$

其共模增益变化较为严重。

对轨到轨输入迟滞比较器的共模增益变化剧烈问题，目前也有不少解决办法，然而，现有技术的轨对轨输入迟滞比较器，其虽可以解决共模增益变化剧烈的问题，但其共模抑制比（CMRR，Common Mode Rejection Ratio）仍然不理想。

图1a及图1b为现有技术之轨对轨输入迟滞比较器的仿真结果图。如图1a及图1b所示，控制共模电压从0-VDDA线性变化，对上述电路进行仿真分析，可以发现该轨到轨输入比较器需要经历5个阶段：

1、共模输入电压很低（Vcm<0.25V）时，PMOS比较器工作良好而NMOS比较器关闭；

2、共模输入电压较低（0.25<Vcm<0.85V）时，PMOS比较器工作良好而NMOS比较器的电流源进入线性区；

3、共模输入电压中等（0.85<Vcm<2.0V）时，PMOS比较器和NMOS比较器均工作良好；

4、共模输入电压较高（2.0<Vcm<2.75V）时，PMOS比较器的电流源进入线性区而NMOS比较器工作良好；

5、共模输入电压很高（Vcm>2.75V）时，PMOS比较器关闭而NMOS比较器工作良好；

显然阶段2和阶段4是不希望出现的，此时NMOS比较器或PMOS比较器工作于线性区，共模增益较高，共模抑制比CMRR较差

发明内容

为克服上述现有技术存在的问题，本发明的主要目的在于提供一种轨对轨输入迟滞比较器，其通过当输入共模电压较低会导致输出比较器之PMOS管进入线性区时及时关闭输出比较器之PMOS管，而当输入共模电压较高会导致输出比较器之NMOS管进入线性区时及时关闭输出比较器之NMOS管，提高了电路的增益，改善了电路的共模抑制比CMRR。

为达上述及其它目的，本发明提供了一种轨对轨输入迟滞比较器，至少包括：

输入迟滞比较器模块，与传输模块相连，用于产生迟滞即输出一个较输入信号有迟滞的上升和下降沿较陡峭的输出信号，使得输入电压上升和下降时高低电平翻转点按设计需要分开实现迟滞目的，其同时输出两共模电压控制信号用于开关信号模块产生控制传输模块所需要的开关信号；

传输模块，在开关信号控制下，对该输入迟滞比较器模块的输出选择性地接通至输出比较器，以在输入共模电压较低会导致共模抑制比变差时切断该输入迟滞比较器模块的NMOS比较器的输出并设置输出比较器的PMOS管输入电压为高而不工作，而在输入共模电压较高会导致共模抑制比变差时切断该输入迟滞比较器模块的PMOS比较器的输出并设置输出比较器的NMOS管输入电压为低而不工作；

输出比较器，用于进一步提高发明所述轨对轨输入迟滞比较器的增益对该传输模块的选择结果进行进一步整形和进一步提高共模抑制比；

开关信号模块，用于将该输入迟滞比较器模块输出的共模电压控制信号转换为该传输模块需要的开关信号；

偏置模块用于产生各模块所需的偏置电流、电压。

进一步地，该输入迟滞比较器模块包括P型输入迟滞比较器和N型输入迟滞比较器，该P型输入迟滞比较器与N型输入迟滞比较器均使用同一电源电压与地，其具有两个输入端及两个输出端，其正输入端接正输入信号，负输入端接负输入信号，两输出端输出迟滞后的信号至传输模块，同时该P型输入迟滞比较器与该偏置模块的一偏置电压及一P型共模电压控制信号DETP相接，该N型输入迟滞比较器与该偏置模块的一偏置电压及一N型共模电压控制信号DETN相接，该输入迟滞比较器模块通过输出N型共模电压控制信号，使当输入共模电压较低会导致该输出比较器之PMOS管进入线性区时及时切断该N型输入迟滞比较器的输出并接入高电平给该输出比较器之PMOS管使其截止，该输入迟滞比较器模块通过输出P型共模控制信号，使当输入共模电压较高会导致该输出比较器之NMOS管进入线性区时及时切断该P型输入迟滞比较器的输出并接入低电平给该输出比较器之NMOS管使其截止。

进一步地，该传输模块包括第一P型比较器传输门、第二P型比较器传输门、第三P型比较器传输门、第四P型比较器传输门及第一N型比较器传输门、第二N型比较器传输门、第三N型比较器传输门、第四N型比较器传输门，各传输门在开关信号模块的开关信号控制下对该输入迟滞比较器模块的输出或电源/地电位进行选择后输出给该输出比较器。

进一步地，该第一P型比较器传输门及第二P型比较器传输门一端分别接该P型输入迟滞比较器的两输出端，另一端分别接该输出比较器的两输入端，该第三P型比较器传输门及第四P型比较器传输门之一端接地，另一端分别与该第一P型比较器传输门及该第二P型比较器传输门相连后接该输出比较器的输入端，该第一N型比较器传输门与第二N型比较器传输门的一端分别接该N型输入迟滞比较器的两输出端，另一端分别接该输出比较器的两输入端，该第三N型比较器传输门及第四N型比较器传输门之一端接电源电压，另一端分别与该第一N型比较器传输门及该第二N型比较器传输门相连后接该输出比较器的输入端。

进一步地，各传输门均包括一PMOS管及一NMOS管，该第一P型比较器传输门及第二P型比较器传输门的PMOS管及NMOS管栅极分别接第二开关信号及第一开关信号，该第三P型比较器传输门及第四P型比较器传输门的PMOS管及NMOS管栅极分别接第一开关信号及第二开关信号，该第一N型比较器传输门及第二N型比较器传输门的PMOS管及NMOS管栅极分别接第三开关信号及第四开关信号，该第三N型比较器传输门及第四N型比较器传输门的PMOS管及NMOS管栅极分别接第四开关信号及第三开关信号。

进一步地，该开关信号模块包括电阻分压网络、第一比较器、第二比较器以及第一至第四反相器，该电阻分压网络接于电源电压及地之间，两电阻分压节点分别接该第一比较器及第二比较器的负输入端，该第一比较器及该第二比较器接于电源电压及地之间，并分别接一偏置电压，其正输入端分别接该P型共模电压控制信号及N型共模电压控制信号，该第一比较器输出端接串联的第一反相器及第二反相器，该第一反相器输出该第一开关信号，该第二反相器输出该第二开关信号，该第二比较器输出端接串联的第三反相器及第四反相器，该第三反相器输出该第三开关信号，该第四反相器输出该第四开关信号，各反相器均与电源电压及地相连。

进一步地，该电阻分压网络包括串联接于电源电压及地间的第一电阻、第二电阻、第三电阻及第四电阻，该第一电阻与该第一电阻的中间节点接该第一比较器的负输入端，该第三电阻及该第四电阻的中间节点接该第二比较器的负输入端。

进一步地，该输出比较器使用同一电源电压及地，其具有四个输入端，各输入端分别连接两传输门，以获得该传输模块的选择结果，该输出比较器进一步提高增益将选择结果进一步整形后输出并进一步提高共模抑制比，同时该输出比较器还与该偏置模块连接，以获得偏置电压。

进一步地，该输出比较器包括第一至第七NMOS管及第一至第七PMOS管，其中，第一至第三NMOS管组成N型比较器，第四、第五PMOS管与第四、第五NMOS管为恒流源负载，第一PMOS管至第三PMOS管组成P型比较器，第六、第七PMOS管与第六、第七NMOS管为输出缓冲电路。

进一步地，所有模块使用同一电源电压供电，使用不同电压时使用电平转换器。

与现有技术相比，本发明一种轨对轨输入迟滞比较器实现了当共模电压低时，关闭输出比较器的PMOS比较器，当共模电压高时，关闭输出比较器的NMOS比较器，避免比较器进入线性区，提高了电路的增益和共模抑制比CMRR。

附图说明

图1a及图1b为现有技术之轨对轨输入迟滞比较器的仿真结果图；

图2为本发明一种轨对轨输入迟滞比较器的电路示意图；

图3为本发明较佳实施例中输出比较器32的具体电路图；

图4a为本发明较佳实施例中P型输入迟滞比较器PCMP的具体电路图；

图4b为本发明较佳实施例中N型输入迟滞比较器NCMP的具体电路图；

图5a及图5b分别为本发明较佳实施例中开关信号模块的第一比较器SCMP1及第二比较器SCMP2的具体电路图；

图6a及图6b为本发明的仿真结果图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图2为本发明一种轨对轨输入迟滞比较器的电路示意图。如图2所示，本发明一种轨对轨输入迟滞比较器，至少包括：输入迟滞比较器模块30、传输模块31、输出比较器32、开关信号模块33以及偏置模块34。

其中，输入迟滞比较器模块30与传输模块31相连，用于对输入的任意幅度的信号(轨对轨)产生迟滞即输出一个较输入信号上升、下降沿更陡峭的有迟滞的信号，并且使得输入电压上升和下降时高低电平翻转点按设计需要分开实现迟滞目的，同时输出两共模电压控制信号用于开关信号模块产生控制传输模块所需要的开关信号；传输模块31用于对输入迟滞比较器模块30的输出或其他输入信号（如电源或地，固定高电平或低电平）进行选择后输出给输出比较器32，以在输入共模电压较低时切断该输入迟滞比较器模块的NMOS比较器的输出而在输入共模电压较高时切断该输入迟滞比较器模块的PMOS比较器的输出；输出比较器32用于进一步提高轨对轨输入迟滞比较器的增益并对传输模块31的选择结果进行进一步整形和进一步提高共模抑制比；开关信号模块33用于将该输入迟滞比较器模块输出的共模电压控制信号转换为传输模块31需要的开关信号；偏置模块34用于产生各模块所需的偏置电流、电压。

输入迟滞比较器模块30包括P型输入迟滞比较器PCMP和N型输入迟滞比较器NCMP，P型输入迟滞比较器PCMP与N型输入迟滞比较器NCMP均使用电源电压VDDA50供电，GNDA50为系统地，具有两个输入端及两个输出端，其正输入端接正输入信号INP，负输入端接负输入信号INN，两输出端（OUTP1、OUTP2及OUTN1、OUTN2）输出迟滞后的信号至传输模块31，同时P型输入迟滞比较器PCMP与偏置模块34的偏置信号VBIASP相接，并在PMOS管P1、P2的源极节点输出P型共模电压控制信号DETP，N型输入迟滞比较器NCMP与偏置模块34的偏置信号VBIASN相接，并在NMOS管N1、N2的源极节点输出N型共模电压控制信号DETN，以通过N型共模电压控制信号DETN在输入共模电压（DETN）较低会导致输出比较器之PMOS管进入线性区时及时切断NMOS比较器的输出并将电源电位接至输出比较器之PMOS管使其截止，而在输入共模电压（DETP）较高会导致输出比较器之NMOS管进入线性区时通过P型共模电压控制信号及时切断PMOS比较器的输出并将地电位接至输出比较器之NMOS管使其截止。

传输模块31包括第一P型比较器传输门PT1、第二P型比较器传输门PT2、第三P型比较器传输门PT3、第四P型比较器传输门PT4及第一N型比较器传输门NT1、第二N型比较器传输门NT2、第三N型比较器传输门NT3、第四N型比较器传输门NT4，各传输门在开关信号模块33的开关信号控制下对输入迟滞比较器模块30的输出或其他输入信号进行选择后输出给输出比较器32。第一P型比较器传输门PT1及第二P型比较器传输门PT2一端分别接P型输入迟滞比较器PCMP的两输出端OUTP1、OUTP2，另一端分别接输出比较器32的两输入端VINP1、VINP2，第三P型比较器传输门PT3及第四P型比较器传输门PT4之一端接地GNDA50，另一端分别与第一P型比较器传输门PT1及第二P型比较器传输门PT2相连后接输出比较器32的输入端VINP1、VINP2，第一N型比较器传输门NT1与第二N型比较器传输门NT2的一端分别接N型输入迟滞比较器NCMP的两输出端OUTN1、OUTN2，另一端分别接输出比较器32的两输入端VINN1、VINN2，第三N型比较器传输门NT3及第四N型比较器传输门NT4之一端接电源电压VDDA50，另一端分别与第一N型比较器传输门NT1及第二N型比较器传输门NT2相连后接输出比较器32的输入端VINN1、VINN2。在本发明较佳实施例中，各传输门均包括一PMOS管及一NMOS管，第一P型比较器传输门PT1及第二P型比较器传输门PT2的PMOS管及NMOS管栅极分别接第二开关信号S2及第一开关信号S1，第三P型比较器传输门PT3及第四P型比较器传输门PT4的PMOS管及NMOS管栅极分别接第一开关信号S1及第二开关信号S2，第一N型比较器传输门NT1及第二N型比较器传输门NT2的PMOS管及NMOS管栅极分别接第三开关信号S3及第四开关信号S4，第三N型比较器传输门NT3及第四N型比较器传输门NT4的PMOS管及NMOS管栅极分别接第四开关信号S4及第三开关信号S3。

开关信号模块33包括电阻分压网络330、第一比较器SCMP1、第二比较器SCMP2以及第一至第四反相器INV1～INV4。电阻分压网络330接于电源电压VDDA50及地之间，包括串联的电阻R1、R2、R3及R4，R1与R2的中间节点接第一比较器SCMP1的负输入端，电阻R3与电阻R4的中间节点接第二比较器SCMP2的负输入端，第一比较器SCMP1、第二比较器SCMP2均使用电源电压VDDA50，GNDA50为系统地，并分别接偏置电压VBIASN及VBIASP，其正输入端分别接P型共模电压控制信号DETP及N型共模电压控制信号DETN，第一比较器SCMP1输出端接串联的第一反相器INV1及第二反相器INV2，第一反相器INV1输出第一开关信号S1，第二反相器INV2输出第二开关信号S2，第二比较器SCMP2输出端接串联的第三反相器INV3及第四反相器INV4，第三反相器INV3输出第三开关信号S3，第四反相器INV4输出第四开关信号S4，各反相器均使用电源电压VDDA50，GNDA50为系统地。

输出比较器32用于进一步提高增益对传输模块31的选择结果进行进一步整形并进一步提高共模抑制比，其使用电源电压VDDA50，GNDA50为系统地，具有四个输入端，分别连接两路传输门，以获得传输模块31的选择结果，输出比较器32将其进一步整形后输出VOUT，同时，输出比较器32还与偏置模块34连接，以获得偏置电压VBIASP、VBIASN、VBIASP2及VBIASN2。

在本发明中，偏置模块34用于提供各模块所需的偏置电压VBIASP、VBIASN、VBIASP2及VBIASN2，由于偏置电路与现有技术相似，在此则不予赘述。

图3为本发明较佳实施例中输出比较器32的具体电路图，在本发明较佳实施例中，输出比较器32包括第一至第七NMOS管N1－N7及第一至第七PMOS管P1-P7，其中，第一至第三NMOS管N1～N3管组成N型比较器，第四、第五PMOS管P4～P5与第四及第五NMOS管N4～N5为恒流源负载，第一PMOS管至第三PMOS管P1～P3组成P型比较器，第六、第七PMOS管P6～P7与第六、第七NMOS管N6～N7为输出缓冲电路。

图4a为本发明较佳实施例中P型输入迟滞比较器PCMP的具体电路图，图4b为本发明较佳实施例中N型输入迟滞比较器NCMP的具体电路图，其与普通比较器相似，区别在于P型输入迟滞比较器PCMP的差分对P1～P2的源极接有P型共模电压控制信号DETP的输出端，N型输入迟滞比较器NCMP的差分对N1、N2的源极接有N型共模电压控制信号DETN的输出端。

图5a及图5b分别为本发明较佳实施例中开关信号模块的第一比较器SCMP1及第二比较器SCMP2的具体电路图。由于其与现有技术的普通比较器相同，在此则不予赘述。

以下将配合图2至图5a、5b进一步说明本发明之工作原理：

当共模电压（共模电压控制信号）低时，图4a－b输出的的共模电压控制信号DETP、DETN较低，图5a输出VOUT1为低，从而S1＝1、S2＝0，图5b输出VOUT2为低，从而S3＝1、S4＝0；S1＝1、S2＝0控制传输门PT1～PT2导通而传输门PT3～PT4截止，P型输入迟滞比较器PCMP的输出OUTP1、OUTP2被传送至输出比较器32的输入VINP1、VINP2，输出比较器32的NMOS比较器工作，而S3＝1、S4＝0控制传输门NT1～NT2截止而传输门NT3～NT4导通，N型输入迟滞比较器NCMP的输出OUTN1、OUTN2被阻断，电源电压VDDA50被传送至输出比较器32的输入VINN1、VINN2，输出比较器32的PMOS比较器因栅极电压为高而不工作。

当共模电压高时，图4a－b输出的共模电压控制信号DETP、DETN（P型共模电压控制信号及N型共模电压控制信号）较高，图5a输出VOUT1为高，从而S1＝0、S2＝1，图5b输出VOUT2为高，从而S3＝0、S4＝1；S1＝0、S2＝1控制传输门PT1～PT2截止而传输门PT3～PT4导通，P型输入迟滞比较器PCMP的输出OUTP1、OUTP2被阻断，地电压GNDA50被传送至输出比较器32的输入VINP1、VINP2，输出比较器32的NMOS比较器因栅极电压为低而不工作，而S3＝1、S4＝0控制传输门NT1～NT2导通而传输门NT3～NT4截止，N型输入迟滞比较器NCMP的输出OUTN1、OUTN2被传送至输出比较器32的输入VINN1、VINN2，输出比较器32的PMOS比较器工作。

图6a及图6b为本发明的仿真结果图，可见其共模增益（最差为-66dB）在轨到轨输入范围均明显小于现有技术共模增益（最差为-10dB）即共模抑制比明显改善。

综上所述，本发明一种轨对轨输入迟滞比较器实现了当共模电压低时，使用输入迟滞比较器输出的共模控制信号DETP及DETN及时切断输入迟滞比较器NCMP的输出并关闭输出比较器的PMOS管，当共模电压高时，使用输入迟滞比较器输出的共模控制信号DETP及DETN及时切断输入迟滞比较器PCMP的输出并关闭输出比较器的NMOS管，切断当输入迟滞比较器进入线性区时共模电压的传输通道，提高了电路的共模抑制比CMRR。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种轨对轨输入迟滞比较器，至少包括：

输入迟滞比较器模块，与传输模块相连，用于产生迟滞并输出一个较输入信号有迟滞的上升和下降沿较陡峭的输出信号，使得输入电压上升和下降时高低电平翻转点按设计需要分开实现迟滞目的，其同时输出两共模电压控制信号用于开关信号模块产生控制传输模块所需要的开关信号；

传输模块，在开关信号控制下，对该输入迟滞比较器模块的输出选择性地接通至输出比较器，以在输入共模电压较低会导致共模抑制比变差时切断该输入迟滞比较器模块的NMOS比较器的输出并设置输出比较器的PMOS管输入电压为高而不工作，而在输入共模电压较高会导致共模抑制比变差时切断该输入迟滞比较器模块的PMOS比较器的输出并设置输出比较器的NMOS管输入电压为低而不工作；

输出比较器，用于进一步提高所述轨对轨输入迟滞比较器模块的增益，对该传输模块的选择结果进行进一步整形和进一步提高共模抑制比；

开关信号模块，用于将该输入迟滞比较器模块输出的共模电压控制信号转换为该传输模块需要的开关信号；

偏置模块用于产生各模块所需的偏置电流、电压。

2.如权利要求1所述的一种轨对轨输入迟滞比较器，其特征在于：该输入迟滞比较器模块包括P型输入迟滞比较器和N型输入迟滞比较器，该P型输入迟滞比较器与N型输入迟滞比较器均使用同一电源电压与地，其具有两个输入端及两个输出端，其正输入端接正输入信号，负输入端接负输入信号，两输出端输出迟滞后的信号至传输模块，同时该P型输入迟滞比较器与该偏置模块的一偏置电压及一P型共模电压控制信号DETP相接，该N型输入迟滞比较器与该偏置模块的一偏置电压及一N型共模电压控制信号DETN相接，该输入迟滞比较器模块通过输出N型共模电压控制信号，使当输入共模电压较低会导致输出比较器之PMOS管进入线性区时及时切断该N型输入迟滞比较器的输出并接入高电平给该输出比较器之PMOS管使其截止，该输入迟滞比较器模块通过输出P型共模控制信号，使当输入共模电压较高会导致该输出比较器之NMOS管进入线性区时及时切断该P型输入迟滞比较器的输出并接入低电平给该输出比较器之NMOS管使其截止。

3.如权利要求1所述的一种轨对轨输入迟滞比较器，其特征在于：该传输模块包括第一P型比较器传输门、第二P型比较器传输门、第三P型比较器传输门、第四P型比较器传输门及第一N型比较器传输门、第二N型比较器传输门、第三N型比较器传输门、第四N型比较器传输门，各传输门在开关信号模块的开关信号控制下对该输入迟滞比较器模块的输出或电源/地电位进行选择后输出给该输出比较器。

4.如权利要求3所述的一种轨对轨输入迟滞比较器，其特征在于：该第一P型比较器传输门及第二P型比较器传输门一端分别接该P型输入迟滞比较器的两输出端，另一端分别接该输出比较器的两输入端，该第三P型比较器传输门及第四P型比较器传输门之一端接地，另一端分别与该第一P型比较器传输门及该第二P型比较器传输门相连后接该输出比较器的输入端，该第一N型比较器传输门与第二N型比较器传输门的一端分别接该N型输入迟滞比较器的两输出端，另一端分别接该输出比较器的两输入端，该第三N型比较器传输门及第四N型比较器传输门之一端接电源电压，另一端分别与该第一N型比较器传输门及该第二N型比较器传输门相连后接该输出比较器的输入端。

5.如权利要求4所述的一种轨对轨输入迟滞比较器，其特征在于：各传输门均包括一PMOS管及一NMOS管，该第一P型比较器传输门及第二P型比较器传输门的PMOS管及NMOS管栅极分别接第二开关信号及第一开关信号，该第三P型比较器传输门及第四P型比较器传输门的PMOS管及NMOS管栅极分别接第一开关信号及第二开关信号，该第一N型比较器传输门及第二N型比较器传输门的PMOS管及NMOS管栅极分别接第三开关信号及第四开关信号，该第三N型比较器传输门及第四N型比较器传输门的PMOS管及NMOS管栅极分别接第四开关信号及第三开关信号。

6.如权利要求5所述的一种轨对轨输入迟滞比较器，其特征在于：该开关信号模块包括电阻分压网络、第一比较器、第二比较器以及第一至第四反相器，该电阻分压网络接于电源电压及地之间，两电阻分压节点分别接该第一比较器及第二比较器的负输入端，该第一比较器及该第二比较器接于电源电压及地之间，并分别接一偏置电压，其正输入端分别接该P型共模电压控制信号及N型共模电压控制信号，该第一比较器输出端接串联的第一反相器及第二反相器，该第一反相器输出该第一开关信号，该第二反相器输出该第二开关信号，该第二比较器输出端接串联的第三反相器及第四反相器，该第三反相器输出该第三开关信号，该第四反相器输出该第四开关信号，各反相器均与电源电压及地相连。

7.如权利要求6所述的一种轨对轨输入迟滞比较器，其特征在于：该电阻分压网络包括串联接于电源电压及地间的第一电阻、第二电阻、第三电阻及第四电阻，该第一电阻与该第一电阻的中间节点接该第一比较器的负输入端，该第三电阻及该第四电阻的中间节点接该第二比较器的负输入端。

8.如权利要求7所述的一种轨对轨输入迟滞比较器，其特征在于：该输出比较器使用同一电源电压及地，其具有四个输入端，各输入端分别连接两传输门，以获得该传输模块的选择结果，该输出比较器进一步提高增益将选择结果进一步整形后输出并进一步提高共模抑制比，同时该输出比较器还与该偏置模块连接，以获得偏置电压。

9.如权利要求7所述的一种轨对轨输入迟滞比较器，其特征在于：该输出比较器包括第一至第七NMOS管及第一至第七PMOS管，其中，第一至第三NMOS管组成N型比较器，第四、第五PMOS管与第四、第五NMOS管为恒流源负载，第一PMOS管至第三PMOS管组成P型比较器，第六、第七PMOS管与第六、第七NMOS管为输出缓冲电路。

10.如权利要求1所述的一种轨对轨输入迟滞比较器，其特征在于：所有模块使用同一电压供电，使用不同电压时使用电平转换器。

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