CN105322945A - 电流限制电平调整电路 - Google Patents

Abstract

一种电流限制电平调整电路，包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一限流单元、第二限流单元、第一NMOS晶体管与第二NMOS晶体管，用以提供一对输入端与三对输出端的电平电压调整信号。第一限流单元连接于第三输出端与第五输出端之间，第二限流单元连接于第四输出端与第六输出端之间，可提供转态时的电流限制。彼此成对的第一输出端与第二输出端、彼此成对的第三输出端与第四输出端以及彼此成对的第五输出端与第六输出端用以选择性地连接至第二级电路，藉此提供第二级电路的多种输入选择。

Description

电流限制电平调整电路

技术领域

本发明涉及一种电平调整电路，且特别是一种具有多个输出端的电流限制电平调整电路。

背景技术

请参照图1，图1是传统的电平调整电路的电路图。传统的电平调整电路1具有第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管与第二NMOS晶体管，传统的电平调整电路1将来自第一输入端IN1与第二输入端IN2的信号转换成输出端Out2和输出端Out1的信号。在图1中输出端Out1连接至CMOS反向器110的输入端，CMOS反向器110作为第二级电路，且CMOS反向器110的输出端是第二级输出端OutS，所述第二级输出端OutS则产生反向于输出端Out1的信号。

然而，传统的电平调整电路1在转态时所造成的大电流往往使电路的消耗功率增加。而且，传统的电平调整电路1只具有单一的一对输出端Out2与Out1，只能提供单一一种输出信号，其应用范围相当受限。因此，传统的电平调整电路1仍具有改进的空间。

发明内容

本发明实施例提供一种电流限制电平调整电路，提供一对输入端与三对输出端的电平电压调整信号。

本发明实施例提供一种电流限制电平调整电路，包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一限流单元、第二限流单元、第一NMOS晶体管与第二NMOS晶体管。第一PMOS晶体管的源极连接至第一电平电压，第一PMOS晶体管的漏极连接至第一输出端。第二PMOS晶体管的源极连接至第一电平电压，第二PMOS晶体管的漏极连接至第二输出端，其中第一输出端与第二输出端彼此成对。第三PMOS晶体管的源极连接至第一PMOS晶体管的漏极，第三PMOS晶体管的漏极连接至第三输出端。第四PMOS晶体管的源极连接至第二PMOS晶体管的漏极，第四PMOS晶体管的漏极连接至第四输出端，其中第三输出端与第四输出端彼此成对。第一限流单元的第一端连接至第三PMOS晶体管的漏极。第二限流单元的第一端连接至第四PMOS晶体管的漏极。第一NMOS晶体管的源极连接至第二电平电压，第一NMOS晶体管的栅极连接至第一输入端，第一NMOS晶体管的漏极连接至第五输出端与第一限流单元的第二端。第二NMOS晶体管的源极连接至第二电平电压，第二NMOS晶体管的栅极连接至第二输入端，第二NMOS晶体管的漏极连接至第六输出端与第二限流单元的第二端，其中第五输出端与第六输出端彼此成对。其中，第一PMOS晶体管的栅极与第二PMOS晶体管的栅极分别连接至彼此成对的第四输出端与第三输出端或彼此成对的第六输出端与第五输出端，第三PMOS晶体管的栅极与第四PMOS晶体管的栅极分别连接至彼此成对的第三输出端与第四输出端或彼此成对的第五输出端与第六输出端。其中，彼此成对的第一输出端与第二输出端、彼此成对的第三输出端与第四输出端，以及彼此成对的第五输出端与第六输出端用以选择性地连接至第二级电路。

综上所述，本发明实施例提供一种电流限制电平调整电路，其第一限流单元连接于第三输出端与第五输出端之间，第二限流单元连接于第四输出端与第六输出端之间，可提供转态时的电流限制。另外，多组或多个输出端可提供第二级电路的多个输入选择。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是此等说明与所附图式仅是用来说明本发明，而非对本发明的权利要求范围作任何的限制。

附图说明

图1是传统的电平调整电路的电路图。

图2是本发明实施例提供的电流限制电平调整电路的电路图。

图3A是本发明实施例提供的电流限制电平调整电路的电路图。

图3B是本发明另一实施例提供的电流限制电平调整电路的电路图。

图3C是本发明另一实施例提供的电流限制电平调整电路的电路图。

图3D是本发明另一实施例提供的电流限制电平调整电路的电路图。

图4A、图4B与图4C是本发明实施例提供的限流单元的示意图。

图5A是图3A的电流限制电平调整电路与第二级电路的电路图。

图5B是图5A的电流限制电平调整电路与图1的传统的电平调整电路的波形图。

图6是本发明实施例提供的电流限制电平调整电路与第二级电路的连接关系的示意图。

图7是本发明另一实施例提供的电流限制电平调整电路与第二级电路的连接关系的示意图。

图8A是图1的传统的电平调整电路的输出端在转态时的波形图。

图8B是图7的电流限制电平调整电路的输出端在转态时的波形图。

【符号说明】

100：电平调整电路

110：CMOS反向器

OutS：第二级输出端

Out1、Out2：输入端

ILS：电流

2：电流限制电平调整电路

VDD：第一电平电压

VSS：第二电平电压

P1：第一PMOS晶体管

P2：第二PMOS晶体管

P3：第三PMOS晶体管

P4：第四PMOS晶体管

N1：第一NMOS晶体管

N2：第二NMOS晶体管

21：第一限流单元

22：第二限流单元

IN1：第一输入端

IN2：第二输入端

OutAB：第一输出端

OutA：第二输出端

OutBB：第三输出端

OutB：第四输出端

OutCB：第五输出端

OutC：第六输出端

3、4：第二级电路

INS1、INS2、INS3、INS4：第二级输入端

C1、C2、C3、C4、C5：波形

31：PMOS晶体管

32：NMOS晶体管

VTH：临界电压

VBP、VBN：限流控制信号

VIN：电压

具体实施方式

〔电流限制电平调整电路的实施例〕

本发明实施例提供的电流限制电平调整电路，可限制转态时的电流，以减少功率消耗，且也可提供一对输入端与三对输出端的电平电压调整信号。为了帮助说明，请参照图2，图2是本发明实施例提供的电流限制电平调整电路的电路图。然而，本发明的电流限制电平调整电路，并不限于图2的电路，电流限制电平调整电路的其他实施方式将于后续的图3B、图3C、图3D与图6进一步说明。

电流限制电平调整电路2包括第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4、第一限流单元21、第二限流单元22、第一NMOS晶体管N1与第二NMOS晶体管N2。电流限制电平调整电路2具有两个输入端，分别为第一输入端IN1与第二输入端IN2。第一输入端IN1用以输入第一输入信号，第二输入端IN2用以输入第二输入信号，所述第二输入信号是第一输入信号的反向信号。电流限制电平调整电路2具有三对输出端，以提供位于第一电平电压VDD附近的高电压(High)，以及提供位于第二电平电压VSS附近的低电压(Low)。电流限制电平调整电路2的输出端分别为彼此成对的第一输出端OutAB与第二输出端OutA、彼此成对的第三输出端OutBB与第四输出端OutB，以及彼此成对的第五输出端OutCB与第六输出端OutC。就输入信号的电压值而言，第一输入信号与第二输入信号均具有两个电平电压，分别是第三电平电压VIN与第二电平电压VSS，其中第三电平电压值(VIN)小于第一电平电压值(VDD)，第二电平电压值(VSS)小于第三电平电压值(VIN)。

第一PMOS晶体管P1的源极(Source)连接至第一电平电压VDD，第一PMOS晶体管P1的漏极(Drain)连接至第一输出端OutAB。第二PMOS晶体管P2的源极连接至第一电平电压VDD，第二PMOS晶体管P2的漏极连接至第二输出端OutA，其中第一输出端OutAB与第二输出端OutA彼此成对。第三PMOS晶体管P3的源极连接至第一PMOS晶体管P1的漏极，第三PMOS晶体管P3的漏极连接至第三输出端OutBB。第四PMOS晶体管P4的源极连接至第二PMOS晶体管P2的漏极，第四PMOS晶体管P4的漏极连接至第四输出端OutB，其中第三输出端OutBB与第四输出端OutB彼此成对。第一限流单元21具有两端，第一限流单元21的第一端连接至第三PMOS晶体管P3的漏极。第二限流单元22具有两端，第二限流单元22的第一端连接至第四PMOS晶体管P4的漏极。第一NMOS晶体管N1的源极连接至第二电平电压VSS，第一NMOS晶体管N1的栅极(Gate)连接至第一输入端IN1，第一NMOS晶体管N1的漏极连接至第五输出端OutCB与第一限流单元21的第二端。第二NMOS晶体管N2的源极连接至第二电平电压VSS，第二NMOS晶体管N2的栅极连接至第二输入端IN2，第二NMOS晶体管N2的漏极连接至第六输出端OutC与第二限流单元22的第二端，其中第五输出端OutCB与第六输出端OutC彼此成对。

更进一步地，在图2中，第一PMOS晶体管P1的栅极与第二PMOS晶体管P2的栅极分别连接至彼此成对的第六输出端OutC与第五输出端OutCB，第三PMOS晶体管P3的栅极与第四PMOS晶体管P4的栅极分别连接至彼此成对的第五输出端OutCB与第六输出端OutC，但本发明并不因此限定。详细地说，为了调整输出端的电平电压值，本实施例的电流限制电平调整电路的第一PMOS晶体管P1的栅极与第二PMOS晶体管P2的栅极分别连接至彼此成对的第四输出端OutB与第三输出端OutBB或彼此成对的第六输出端OutC与第五输出端OutCB，第三PMOS晶体管P3的栅极与第四PMOS晶体管P4的栅极分别连接至彼此成对的第三输出端OutBB与第四输出端OutB或彼此成对的第五输出端OutCB与第六输出端OutC。其他实施方式，请参照后续的图3A、图3B、图3C与图3D的进一步说明。

彼此成对的第一输出端OutAB与第二输出端OutA、彼此成对的第三输出端OutBB与第四输出端OutB以及彼此成对的第五输出端OutCB与第六输出端OutC用以选择性地连接至第二级电路3。所述第二级电路可以是逻辑电路或是数字电路。所述第二级电路可以是包括操作放大器(OP)、比较器、反向器、电平调整电路或是本发明实施例的电流限制电平调整电路(即是属于一种电平调整电路)。在图2中，第二级电路3以具有两个第二级输入端INS1、INS2为例子来说明，但本发明并不限定第二级的输入端的数目。以图2的电路为例，电流限制电平调整电路2的第二输出端OutA、第四输出端OutB与第六输出端OutC可选择地连接第二级电路的第二级输入端INS1、INS2，换句话说，第二输出端OutA、第四输出端OutB与第六输出端OutC中可任选两个连接第二级输入端INS1、INS2。值得注意的是，在其他实施例中，第一输出端OutAB、第三输出端OutBB与五输出端OutCB也可连接至第二级电路。本技术领域的普通技术人员可依据需要而选择上述的六个输出端的全部或一部分连接至第二级电路。

为了更详细说明本发明实施例的电流限制电平调整电路2，请同时参照图3A、图3B、图3C与图3D。本发明实施例的电流限制电平调整电路具有四种态样，分别如图3A、图3B、图3C与图3D所示，其中图3A的电路是与图2的电流限制电平调整电路2相同。图3B、图3C与图3D的电路仅修改了第一PMOS晶体管P1的栅极与第二PMOS晶体管P2的栅极以及第三PMOS晶体管P3的栅极与第四PMOS晶体管P4的栅极的连接端点。就图3B的电路而言，第一PMOS晶体管P1的栅极与第二PMOS晶体管P2的栅极分别连接至第四输出端OutB与第三输出端OutBB，而第三PMOS晶体管P3的栅极与第四PMOS晶体管P4的栅极也是分别连接至第三输出端OutBB与第四输出端OutB。就图3C的电路而言，第一PMOS晶体管P1的栅极与第二PMOS晶体管P2的栅极分别连接至第六输出端OutC与第五输出端OutCB，而第三PMOS晶体管P3的栅极与第四PMOS晶体管P4的栅极分别连接至第三输出端OutBB与第四输出端OutB。就图3D的电路而言，第一PMOS晶体管P1的栅极与第二PMOS晶体管P2的栅极分别连接至第四输出端OutB与第三输出端OutBB，而第三PMOS晶体管P3的栅极与第四PMOS晶体管P4的栅极则分别连接至第五输出端OutCB与第六输出端OutC。换句话说，为了调整输出端的电平电压值，可以选择第一PMOS晶体管P1的栅极与第二PMOS晶体管P2的栅极分别连接至第四输出端OutB与第三输出端OutBB，或者分别连接至第六输出端OutC与第五输出端OutCB。同样地，为了调整输出端的电平电压值，可以选择第三PMOS晶体管P3的栅极与第四PMOS晶体管P4的栅极分别连接至第三输出端OutBB与第四输出端OutB，或者分别连接至第五输出端OutCB与第六输出端OutC。由于本发明实施例的电流限制电平调整电路的架构是左右对称的，使得本发明实施例的电流限制电平调整电路共有上述四种实施态样。

请参照图4A、图4B与图4C，前述的第一限流单元21与第二限流单元22可以为如图4A所示的PMOS晶体管、如图4B所示的NMOS晶体管或如图4C所示的电阻中的任一种或其组合的电路。当第一限流单元21与第二限流单元22均为图4A的PMOS晶体管时，作为第一限流单元21的PMOS晶体管的源极为第一限流单元21的第一端，作为第一限流单元21的PMOS的漏极为第一限流单元21的第二端，同样的作为第二限流单元22的PMOS晶体管的源极为第二限流单元21的第一端，作为第二限流单元22的第六PMOS的漏极为第二限流单元22的第二端。当第一限流单元21与第二限流单元22均为图4B的NMOS晶体管时，作为第一限流单元21的NMOS晶体管的漏极为第一限流单元21的第一端，作为N第一限流单元21的MOS晶体管的源极为第一限流单元21的第二端，作为第二限流单元22的NMOS晶体管的漏极为第二限流单元22的第一端，作为第二限流单元22的NMOS晶体管的源极为第二限流单元22的第二端。其中，上述PMOS晶体管与NMOS晶体管的栅极接收限流控制信号VBP与VBN，而限流控制信号VBP与VBN可以控流过第一限流单元21与第二限流单元22的电流。同样地，当第一限流单元21与第二限流单元22是电阻时，第一限流单元21与第二限流单元22的电阻作为限流电阻。

请同时参照图1、图5A与图5B，图5A是图3A的电流限制电平调整电路与第二级电路的电路图，图5B是图5A的电流限制电平调整电路与图1的传统的电平调整电路的波形图。在图5A中，第二级电路3包括PMOS晶体管31与NMOS晶体管32。PMOS晶体管31的源极连接至第一电平电压VDD，PMOS晶体管31的栅极连接至第二输出端OutA，PMOS晶体管31的漏极连接至第二级输出端OutS。NMOS晶体管32的源极连接至第二电平电压VSS，NMOS晶体管32的栅极连接至第六输出端OutC，NMOS晶体管32的漏极连接至第二级输出端OutS。

换句话说，第二级电路3与图1的CMOS反向器110大致相同，其差异仅在于将单一输入端改为两个输入端，即将PMOS晶体管31的栅极与NMOS晶体管32的栅极分别连接第二输出端OutA与第六输出端OutC。更进一步，如图5B所示，传统的电平调整电路1的输出端Out1的在较高的电平电压时，因为第四PMOS晶体管的栅极与漏极的连接，造成输出端Out1的电平电压值为第一电平电压VDD减去第四PMOS晶体管P4的栅极与漏极的临界电压VTH(即栅极与漏极的跨压)，即输出端Out1的高电平电压为VDD-VTH，而使第二级电路110的PMOS晶体管无法被完全关闭(tightlyclosed)。相对地，图5A的电路是将第二输出端OutA连接至PMOS晶体管31的栅极，且第二输出端OutA的高电平电压为VDD，使得第二级电路3的PMOS晶体管31可被完全关闭。同时，如图5A所示，选择第六输出端OutC以连接第二级电路3的NMOS晶体管32，第六输出端OutC的低电平电压为第二电平电压VSS，使得控制图5A的第二级电路3的NMOS晶体管32关闭的电压值与图1的传统的电平调整电路1的输出端Out1的低电平电压相同，如此第二级电路3的NMOS晶体管32的操作不受影响。另外，如图5B所示的电流ILS，图1的传统的电平调整电路1的转态电流为波形C1，图5A的电流限制电平调整电路2的转态电流为波形C2，可见波形C2电流峰值较小，由此可知，本实施例的电流限制电平调整电路2在转态时所产的消耗电流较少。

请参照图6，图6是本发明实施例提供的电流限制电平调整电路与第二级电路的连接关系的示意图。本实施例的第二级电路4是以具有四个输入端INS1、INS2、INS3、INS4为例子来说明，电流限制电平调整电路2的第二输出端OutA、第四输出端OutB、第六输出端OutC中的任两者可选择地连接第二级电路4的输入端INS1或输入端INS2，且第一输出端OutAB、第三输出端OutBB、第五输出端OutCB中的任两者可选择地连接第二级电路4的输入端INS3或输入端INS4。所述第二级电路4可以是逻辑电路，或者第二级电路4可以包括操作放大器(OP)、比较器、反向器或电平调整电路，但本发明并不因此限定。

请同时参照图5A与图7，图7是本发明另一实施例提供的电流限制电平调整电路与第二级电路的连接关系的示意图。图7的电路是将第四输出端OutB与第六输出端OutC连接至图5A的第二级电路3的输入端INS1、INS2，也就是说，将图5A的PMOS晶体管31的栅极由连接至第二输出端OutA改为连接至第四输出端OutB。

请再同时参照图8A与图8B，图8A是图1的传统的电平调整电路的输出端在转态时的波形图，图8B是图7的电流限制电平调整电路的输出端在转态时的波形图。图8A的波形C3是传统的电平调整电路1的输出端Out1由低电平电压转态至高电平电压的波形，图8B的波形C4是图7的电流限制电平调整电路2的第四输出端OutB由低电平电压转态至高电平电压的波形，图8B的波形C5是图7的电流限制电平调整电路2的第六输出端OutC由低电平电压转态至高电平电压的波形。电流限制电平调整电路2的第四输出端OutB可在电压上升(rising)(或称为上升缘(risingedge))时提供较快的转态，而第六输出端OutC则提供在电压下降(falling)(或称为下降缘(fallingedge))时提供较快的转态。由此可知，为了提供较快的转态速度，本技术领域的普通技术人员可以选择适当的输出端以连接至第二级电路，藉此本实施例的电流限制电平调整电路可提供较广泛的应用。

〔实施例的可能效果〕

综上所述，本发明实施例所提供的电流限制电平调整电路可提供一对输入端与三对输出端的电平电压调整信号。本发明实施例的电流限制电平调整电路的第一限流单元连接于第三输出端与第五输出端之间，第二限流单元连接于第四输出端与第六输出端之间，可提供转态时的电流限制，藉此可降低转态时所消耗的电流，提升转换的效率。另外，多组或多个输出端可提供第二级电路的多个输入选择。藉此，当第二级电路是逻辑电路时，使用者可在多个输出端中选择适当的输出端以获得较快的转态速度，或者是降低第二级电路的静态漏电流。

以上所述仅为本发明的实施例，其并非用以局限本发明的专利范围。

Claims (9)

1.一种电流限制电平调整电路，其特征在于，所述电流限制电平调整电路包括：

一第一PMOS晶体管，所述第一PMOS晶体管的源极连接至一第一电平电压，所述第一PMOS晶体管的漏极连接至一第一输出端；

一第二PMOS晶体管，所述第二PMOS晶体管的源极连接至所述第一电平电压，所述第二PMOS晶体管的漏极连接至一第二输出端，其中所述第一输出端与所述第二输出端彼此成对；

一第三PMOS晶体管，所述第三PMOS晶体管的源极连接至所述第一PMOS晶体管的漏极，所述第三PMOS晶体管的漏极连接至一第三输出端；

一第四PMOS晶体管，所述第四PMOS晶体管的源极连接至所述第二PMOS晶体管的漏极，所述第四PMOS晶体管的漏极连接至一第四输出端，其中所述第三输出端与所述第四输出端彼此成对；

一第一限流单元，所述第一限流单元的一第一端连接至所述第三PMOS晶体管的漏极；

一第二限流单元，所述第二限流单元的一第一端连接至所述第四PMOS晶体管的漏极；

一第一NMOS晶体管，所述第一NMOS晶体管的源极连接至一第二电平电压，所述第一NMOS晶体管的栅极连接至一第一输入端，所述第一NMOS晶体管的漏极连接至一第五输出端与所述第一限流单元的一第二端；以及

一第二NMOS晶体管，所述第二NMOS晶体管的源极连接至所述第二电平电压，所述第二NMOS晶体管的栅极连接至一第二输入端，所述第二NMOS晶体管的漏极连接至一第六输出端与所述第二限流单元的一第二端，其中所述第五输出端与所述第六输出端彼此成对；

其中，所述第一PMOS晶体管的栅极与所述第二PMOS晶体管的栅极分别连接至彼此成对的所述第四输出端与所述第三输出端或彼此成对的所述第六输出端与所述第五输出端，所述第三PMOS晶体管的栅极与所述第四PMOS晶体管的栅极分别连接至彼此成对的所述第三输出端与所述第四输出端或彼此成对的所述第五输出端与所述第六输出端；

其中，彼此成对的所述第一输出端与所述第二输出端、彼此成对的所述第三输出端与所述第四输出端以及彼此成对的所述第五输出端与所述第六输出端用以选择性地连接至一第二级电路。

2.根据权利要求1所述的电流限制电平调整电路，其特征在于，所述第一输入端用以输入一第一输入信号，所述第二输入端用以输入一第二输入信号，所述第二输入信号为所述第一输入信号的反向信号。

3.根据权利要求1所述的电流限制电平调整电路，其特征在于，所述第一限流单元为PMOS晶体管、NMOS晶体管或电阻中的任一种或其组合的电路。

4.根据权利要求1所述的电流限制电平调整电路，其特征在于，所述第二限流单元为PMOS晶体管、NMOS晶体管或电阻中的任一种或其组合的电路。

5.根据权利要求1所述的电流限制电平调整电路，其特征在于，所述第一限流单元为一第五PMOS晶体管，所述第五PMOS晶体管的源极为所述第一限流单元的第一端，所述第五PMOS的漏极为所述第一限流单元的第二端，所述第二限流单元为一第六PMOS晶体管，所述第六PMOS晶体管的源极为所述第二限流单元的第一端，所述第六PMOS的漏极为所述第二限流单元的第二端。

6.根据权利要求1所述的电流限制电平调整电路，其特征在于，所述第一限流单元为一第三NMOS晶体管，所述第三NMOS晶体管的漏极为所述第一限流单元的第一端，所述第三NMOS的源极为所述第一限流单元的第二端，所述第二限流单元为一第四NMOS晶体管，所述第四NMOS晶体管的漏极为所述第二限流单元的第一端，所述第四NMOS的源极为所述第二限流单元的第二端。

7.根据权利要求1所述的电流限制电平调整电路，其特征在于，所述第二级电路为逻辑电路或数字电路。

8.根据权利要求1所述的电流限制电平调整电路，其特征在于，所述第二级电路为操作放大器、比较器、反向器或电平调整电路。

9.根据权利要求2所述的电流限制电平调整电路，其特征在于，所述第一输入信号具有一第三电平电压及所述第二电平电压，所述第二输入信号为所述第一输入信号的反向信号，其中所述第三电平电压的值小于所述第一电平电压的值，所述第二电平电压的值小于所述第三电平电压的值。