CN101026376A - 低输入电压的高效能电压电位转换电路 - Google Patents

低输入电压的高效能电压电位转换电路 Download PDF

Info

Publication number
CN101026376A
CN101026376A CNA2007100073322A CN200710007332A CN101026376A CN 101026376 A CN101026376 A CN 101026376A CN A2007100073322 A CNA2007100073322 A CN A2007100073322A CN 200710007332 A CN200710007332 A CN 200710007332A CN 101026376 A CN101026376 A CN 101026376A
Authority
CN
China
Prior art keywords
voltage
exit point
grid
nmos pass
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007100073322A
Other languages
English (en)
Other versions
CN100530965C (zh
Inventor
郭茂雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Himax Technologies Ltd
Original Assignee
Himax Technologies Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Himax Technologies Ltd filed Critical Himax Technologies Ltd
Publication of CN101026376A publication Critical patent/CN101026376A/zh
Application granted granted Critical
Publication of CN100530965C publication Critical patent/CN100530965C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit

Landscapes

  • Logic Circuits (AREA)

Abstract

一种电压电位转换电路，是将两NMOS晶体管或两PMOS晶体管加入于VP侧的PMOS晶体管及VN侧的NMOS晶体管之间，并将这些所加入的晶体管的栅极连接至两输出端点。借助这种配置，此电压电位转换电路可在几乎没有直流电流的情况下将小的输入电压转换成大的输出电压，且不需使用额外的能带参考电压电路。

Description

低输入电压的高效能电压电位转换电路
技术领域
本发明有关一种具有至少一输出信号以回应至少二输入信号的逻辑电路，且特别是有关一种电压电位转换电路，具有互补的低电压输入信号以及互补的高电压输出信号。
背景技术
电压电位转换(level shift)电路，是在集成电路中被用来将信号的电压从第一电压转换成第二电压。
图1A为传统电压电位转换电路100a的电路图。互补的输入信号INA及INB被供应至电压电位转换电路100a，且分别被转换成输出信号OUTA及OUTB，其中各输出信号的电位VP是高于各自所对应的输入信号INA或INB的高电位。电压电位转换电路100a，其VN侧为分别接收输入信号INA及INB的NMOS晶体管N1及N2，而其VP侧则为PMOS晶体管P1及P2。PMOS晶体管P1及P2的栅极与漏极是交叉连接以提供正反馈，使输入信号INA及INB的高电位从较低的电位(如VCC)被转换成较高的电位VP。
图1B为另一传统电压电位转换电路100b的电路图。互补的输入信号INA及INB被供应至电压电位转换电路100b，且分别被转换成输出信号OUTA及OUTB，其中各输出信号的电位VN是低于各自所对应的输入信号INA或INB的低电位。电压电位转换电路100b，其VP侧为分别接收输入信号INA及INB的PMOS晶体管P3及P4，而其VN侧则为NMOS晶体管N3及N4。NMOS晶体管N3及N4的栅极与漏极是交叉连接，使得输入信号INA及INB的低电位从较高的电位(如VSS)被转换成较低的电位VN。
然而，当输入电压太小时，例如要将输入电压(VDD＝2V)转换成输出电压(VEE＝-20V)的情况，上述电压电位转换电路并无法轻易地得到一较大的输出电压，或是其输出电压会伴随会有直流电流产生，或是需要一额外的能带隙参考电压电路(bandgap circuit)。
发明内容
因此本发明的目的是提供一种电压电位转换电路，可在几乎没有直流电流的情况下将小的输入电压转换成大的输出电压，且不需使用额外的能带参考电压电路。
根据本发明，此电压电位转换电路包含一第一第一导电类型晶体管、一第二第一导电类型晶体管、一第一第二导电类型晶体管、一第二第二导电类型晶体管、一第三第二导电类型晶体管以及一第四第二导电类型晶体管。第一导电类型晶体管及第二导电类型晶体管其中之一为P型晶体管，而另一则为N型晶体管。
第一第一导电类型晶体管具有一源极连接于第一电压，一栅极连接于第一输入端点，以及一漏极连接于第一输出端点。第二第一导电类型晶体管具有一源极连接于第一电压，一栅极连接于第二输入端点，以及一漏极连接于第二输出端点。第一第二导电类型晶体管具有一漏极以及一栅极连接于第一输出端点，且第二第二导电类型晶体管具有一漏极以及一栅极连接于第二输出端点。第三第二导电类型晶体管具有一漏极连接于第一第二导电类型晶体管的源极，一栅极连接于第二输出端点，以及一源极连接于第二电压。第四第二导电类型晶体管具有一漏极连接于第二第二导电类型晶体管的源极，一栅极连接于第一输出端点，以及一源极连接于第二电压。
一方面来说，此电压电位转换电路包含第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第四NMOS晶体管，其中第二电压是小于第一电压。
第一PMOS晶体管的源极连接于一第一电源供应端点，栅极连接于第一输入端点，以及漏极连接于第一输出端点，其中此第一电源供应端点是供应第一电压。第二PMOS晶体管的源极连接于第一电源供应端点，栅极连接于第二输入端点，以及漏极连接于第二输出端点。第一NMOS晶体管的漏极以及栅极连接于第一输出端点。第二NMOS晶体管的漏极以及栅极连接于第二输出端点。第三NMOS晶体管的漏极连接于第一NMOS晶体管的源极，栅极连接于第二输出端点，以及源极连接于第二电源供应端点，其中此第二电源供应端点是供应一第二电压。第四NMOS晶体管的漏极连接于第二NMOS晶体管的源极，栅极连接于第一输出端点，以及源极连接于第二电源供应端点。
另一方面来说，此电压电位转换电路包含第一NMOS晶体管、第二NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管以及第四PMOS晶体管，其中第一电压是小于第二电压。
第一NMOS晶体管的源极连接于一第一电源供应端点，栅极连接于第一输入端点，以及漏极连接于第一输出端点，其中此第一电源供应端点是供应第一电压。第二NMOS晶体管的源极连接于第一电源供应端点，栅极连接于第二输入端点，以及漏极连接于第二输出端点。第一PMOS晶体管的漏极以及栅极连接于第一输出端点。第二PMOS晶体管的漏极以及栅极连接于第二输出端点。第三PMOS晶体管的漏极连接于第一PMOS晶体管的源极，栅极连接于第二输出端点，以及源极连接于第二电源供应端点，其中此第二电源供应端点是供应一第二电压。第四PMOS晶体管的漏极连接于第二PMOS晶体管的源极，栅极连接于第一输出端点，以及源极连接于第二电源供应端点。
附图说明
为让本发明的上述和其他目的、特征、优点能更明显易懂，以下将结合附图对本发明的较佳实施例进行详细说明，其中：
图1A为传统的电压电位转换电路的电路图；
图1B为另一种传统的电压电位转换电路的电路图；
图2A是绘示本发明的一实施例的电压电位转换电路的电路示意图；
图2B是绘示图2A的实施例所使用的次级电路的电路示意图；
图3A是绘示本发明的另一实施例的电压电位转换电路的电路示意图；以及
图3B是绘示图3A的实施例所使用的次级电路的电路示意图。
具体实施方式
图2A绘示本发明的一实施例的电压电位转换电路。此电压电位转换电路200包含第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。第一电源供应端点202是供应第一电压VP，第二电源供应端点204是供应第二电压VN，且第二电压VN(例如：-20V)是小于第一电压VP(例如：2V)。
第一PMOS晶体管P1的源极连接于第一电源供应端点202，栅极连接于第一输入端点212，以及漏极连接于第一输出端点224。第二PMOS晶体管P2的源极连接于第一电源供应端点202，栅极连接于第二输入端点214，以及漏极连接于第二输出端点222。第一NMOS晶体管N1的漏极以及栅极连接于第一输出端点224。第二NMOS晶体管N2的漏极以及栅极连接于第二输出端点222。第三NMOS晶体管N3的漏极连接于第一NMOS晶体管N1的源极，栅极连接于第二输出端点222，以及源极连接于第二电源供应端点204。第四NMOS晶体管N4的漏极连接于第二NMOS晶体管N2的源极，栅极连接于第一输出端点224，以及源极连接于第二电源供应端点204。
更具体地说，第一输入端点212是用以输入一第一输入信号IN，第二输入端点214是用以输入一第二输入信号INB，且第二输入信号INB为第一输入信号IN的反向信号(inverted signal)。第一输出端点224是用以输入一第一输出信号OUT，第二输出端点222是用以输入一第二输出信号OUTB，且第二输出信号OUTB为第一输出信号OUT的反向信号。
以下将说明电压电位转换电路200的电路运作过程。先假设此电压电位转换电路200是处于一稳定状态，其输入信号IN在高电位而INB在低电位。在此稳定状态中，PMOS晶体管P1为关闭的，而PMOS晶体管P2则为导通的，此时NMOS晶体管N4会被关闭，而NMOS晶体管N3会被导通。如此，在输出端点222及224上的输出信号OUT会等于VP而OUTB则对等于VN。
接着，假设输入信号IN从高电位变成低电位，且INB从低电位变成高电位。此时，PMOS晶体管P1会被导通，而PMOS晶体管P2则会被关闭。在输出端点224处增加的电压会被供应至NMOS晶体管N4的栅极，而在输出端点222处减少的电压则会被供应至NMOS晶体管N3的栅极。如此，NMOS晶体管N3会被关闭，而NMOS晶体管N4则会被导通。
NMOS晶体管N3及NMOS晶体管N4的状态转换过程(分别为从导通到关闭及从关闭到导通)，可达成一反馈运作以促进在输出端点222及224的电压转换，而使得输出信号OUT及OUTB分别逐步地转换成VN及VP。
此电压电位转换电路200还可具有一个次级电路，以供防止漏电流。图2B是绘示此实施例中所使用的次级电路210。此次级电路210包含第三PMOS晶体管P3以及第五NMOS晶体管N5。第三PMOS晶体管P3具有一源极连接于第一电压VP，一栅极连接于第二输出端点222，以及一漏极连接于第三输出端点226。第五NMOS晶体管N5具有一源极连接于第二电压VN，一栅极连接于第二输出端点222，以及一漏极连接于第三输出端点226。
更详细地说，第五NMOS晶体管N5的临界电压(VTN5)是大于第二NMOS晶体管N2的临界电压(VTN2)。实际上，输出信号OUT的电压值等于第二电压VN以及第二NMOS晶体管N2的临界电压VTN2的总和，即为VN+VTN2。由于第五NMOS晶体管N5的源极是与第二电压VN相连接，因此，第五NMOS晶体管N5的临界电压VTN5若大于VTN2，则可确保此第五NMOS晶体管N5能够顺利地被输出电压VN+VTN2所导通，因而避免漏电流的产生。
图3A绘示本发明的另一实施例的电压电位转换电路。此电压电位转换电路300包含第一NMOS晶体管N1、第二NMOS晶体管N2、第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3以及第四PMOS晶体管P4。第一电源供应端点302是供应第一电压VN，第二电源供应端点304是供应第二电压VP，且第一电压VN是小于第二电压VP。
第一NMOS晶体管N1的源极连接于第一电源供应端点302，栅极连接于第一输入端点312，以及漏极连接于第一输出端点324。第二NMOS晶体管N2的源极连接于第一电源供应端点302，栅极连接于第二输入端点314，以及漏极连接于第二输出端点322。第一PMOS晶体管P1的漏极以及栅极连接于第一输出端点324。第二PMOS晶体管P2的漏极以及栅极连接于第二输出端点322。第三PMOS晶体管P3的漏极连接于第一PMOS晶体管P1的源极，栅极连接于第二输出端点322，以及源极连接于第二电源供应端点304。第四PMOS晶体管P4的漏极连接于第二PMOS晶体管P2的源极，栅极连接于第一输出端点324，以及源极连接于第二电源供应端点304。
更具体地说，第一输入端点312是用以输入一第一输入信号IN，第二输入端点314是用以输入一第二输入信号INB，且第二输入信号INB为第一输入信号IN的反向信号。第一输出端点324是用以输入一第一输出信号OUT，第二输出端点322是用以输入一第二输出信号OUTB，且第二输出信号OUTB为第一输出信号OUT的反向信号。
以下将说明电压电位转换电路300的电路运作过程。先假设此电压电位转换电路300是处于一稳定状态，其输入信号IN在低电位而INB在高电位。在此稳定状态中，NMOS晶体管N1为关闭的，而NMOS晶体管N2则为导通的，此时PMOS晶体管P4会被关闭，而PMOS晶体管P3会被导通。如此，在输出端点322及324上的输出信号OUT会等于VN而OUTB则会等于VP。
接着，假设输入信号IN从低电位变成高电位，且INB从高电位变成低电位。此时，NMOS晶体管N1会被导通，而NMOS晶体管N2则会被关闭。在输出端点324处减少的电压会被供应至PMOS晶体管P4的栅极，而在输出端点322处增加的电压则会被供应至PMOS晶体管P3的栅极。如此，PMOS晶体管P3会被关闭，而PMOS晶体管P4则会被导通。
PMOS晶体管P3及PMOS晶体管P4的状态转换过程(分别为从导通到关闭及从关闭到导通)，可达成一反馈运作以促进在输出端点322及324的电压转换，而使得输出信号OUT及OUTB分别逐步地转换成VP及VN。
此电压电位转换电路300还可具有一个次级电路，以供防止漏电流。图3B是绘示此实施例中所使用的次级电路310。此次级电路310包含第三NMOS晶体管N3以及第五PMOS晶体管P5。第三NMOS晶体管N3具有一源极连接于第一电压VN，一栅极连接于第二输出端点322，以及一漏极连接于第三输出端点326。第五PMOS晶体管P5具有一源极连接于第二电压VP，一栅极连接于第二输出端点322，以及一漏极连接于第三输出端点326。
更详细地说，第五PMOS晶体管P5的临界电压(VTP5)是大于第二PMOS晶体管P2的临界电压(VTP2)。实际上，输出信号OUT的电压值等于第二电压VP以及第二PMOS晶体管P2的临界电压VTP2两者之间的电压差，即为VP-VTP2。由于第五PMOS晶体管P5的源极是与第二电压VP相连接，因此，第五PMOS晶体管P5的临界电压VTP5若大于VTP2，则可确保此第五PMOS晶体管P5能够顺利地被输出电压VP-VTP2所导通，因而避免漏电流的产生。
虽然本发明已以一较佳实施例揭示如上，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种等同的更动与润饰，因此本发明的保护范围当视后附的本申请权利要求范围所界定的为准。

Claims (10)

1.一种电压电位转换电路，包含：
一第一PMOS晶体管，具有一源极连接于一第一电源供应端点，一栅极连接于一第一输入端点，以及一漏极连接于一第一输出端点，其中该第一电源供应端点是供应一第一电压；
一第二PMOS晶体管，具有一源极连接于该第一电源供应端点，一栅极连接于一第二输入端点，以及一漏极连接于一第二输出端点；
一第一NMOS晶体管，具有一漏极以及一栅极连接于该第一输出端点；
一第二NMOS晶体管，具有一漏极以及一栅极连接于该第二输出端点；
一第三NMOS晶体管，具有一漏极连接于该第一NMOS晶体管的源极，一栅极连接于该第二输出端点，以及一源极连接于一第二电源供应端点，其中该第二电源供应端点是供应一第二电压，且该第二电压是小于该第一电压；以及
一第四NMOS晶体管，具有一漏极连接于该第二NMOS晶体管的源极，一栅极连接于该第一输出端点，以及一源极连接于该第二电源供应端点。
2.如权利要求1所述的电压电位转换电路，其特征在于该第一输入端点是用以输入一第一输入信号，该第二输入端点是用以输入一第二输入信号，且该第二输入信号为该第一输入信号的反向信号。
3.如权利要求1所述的电压电位转换电路，其特征在于该第一输出端点是用以输入一第一输出信号，该第二输出端点是用以输入一第二输出信号，且该第二输出信号为该第一输出信号的反向信号。
4.如权利要求1所述的电压电位转换电路，其特征在于还包含：
一第三PMOS晶体管，具有一源极连接于该第一电源供应端点，一栅极连接于该第二输出端点，以及一漏极连接于一第三输出端点；以及
一第五NMOS晶体管，具有一源极连接于该第二电源供应端点，一栅极连接于该第二输出端点，以及一漏极连接于该第三输出端点。
5.如权利要求4所述的电压电位转换电路，其特征在于该第五NMOS晶体管的临界电压是大于该第二NMOS晶体管的临界电压。
6.一种电压电位转换电路，包含：
一第一NMOS晶体管，具有一源极连接于一第一电源供应端点，一栅极连接于一第一输入端点，以及一漏极连接于一第一输出端点，其中该第一电源供应端点供应一第一电压；
一第二NMOS晶体管，具有一源极连接于该第一电源供应端点，一栅极连接于一第二输入端点，以及一漏极连接于一第二输出端点；
一第一PMOS晶体管，具有一漏极以及一栅极连接于该第一输出端点；
一第二PMOS晶体管，具有一漏极以及一栅极连接于该第二输出端点；
一第三PMOS晶体管，具有一漏极连接于该第一PMOS晶体管的源极，一栅极连接于该第二输出端点，以及一源极连接于一第二电源供应端点，其中该第二电源供应端点供应一第二电压，且该第一电压是小于该第二电压；以及
一第四PMOS晶体管，具有一漏极连接于该第二PMOS晶体管的源极，一栅极连接于该第一输出端点，以及一源极连接于该第二电源供应端点。
7.如权利要求6所述的电压电位转换电路，其特征在于该第一输入端点是用以输入一第一输入信号，该第二输入端点是用以输入一第二输入信号，且该第二输入信号为该第一输入信号的反向信号。
8.如权利要求6所述的电压电位转换电路，其特征在于该第一输出端点是用以输入一第一输出信号，该第二输出端点是用以输入一第二输出信号，且该第二输出信号为该第一输出信号的反向信号。
9.如权利要求6所述的电压电位转换电路，其特征在于还包含：
一第三NMOS晶体管，具有一源极连接于该第一电源供应端点，一栅极连接于该第二输出端点，以及一漏极连接于一第三输出端点；以及
一第五PMOS晶体管，具有一源极连接于该第二电源供应端点，一栅极连接于该第二输出端点，以及一漏极连接于该第三输出端点。
10.如权利要求9所述的电压电位转换电路，其特征在于该第五PMOS晶体管的临界电压是大于该第二PMOS晶体管的临界电压。
CNB2007100073322A 2006-02-17 2007-01-24 低输入电压的高效能电压电位转换电路 Active CN100530965C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/356,707 US7358790B2 (en) 2006-02-17 2006-02-17 High performance level shift circuit with low input voltage
US11/356,707 2006-02-17

Publications (2)

Publication Number Publication Date
CN101026376A true CN101026376A (zh) 2007-08-29
CN100530965C CN100530965C (zh) 2009-08-19

Family

ID=38427553

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007100073322A Active CN100530965C (zh) 2006-02-17 2007-01-24 低输入电压的高效能电压电位转换电路

Country Status (3)

Country Link
US (1) US7358790B2 (zh)
CN (1) CN100530965C (zh)
TW (1) TWI338451B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105322945A (zh) * 2014-06-18 2016-02-10 奕力科技股份有限公司 电流限制电平调整电路

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4800781B2 (ja) * 2006-01-31 2011-10-26 セイコーインスツル株式会社 電圧レベルシフト回路、および半導体集積回路
KR20100079331A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 레벨 시프트 회로
US8477833B2 (en) 2009-02-06 2013-07-02 International Business Machines Corporation Circuits and methods for DFE with reduced area and power consumption
US9337776B1 (en) * 2014-12-23 2016-05-10 Micron Technology, Inc. High-input common-mode differential amplifiers
CN111294042B (zh) * 2020-02-14 2023-07-18 上海华虹宏力半导体制造有限公司 电平移位电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5933043A (en) * 1996-10-22 1999-08-03 Kabushiki Kaisha Toshiba High speed level shift circuit
JP3796034B2 (ja) * 1997-12-26 2006-07-12 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路装置
JP3389856B2 (ja) * 1998-03-24 2003-03-24 日本電気株式会社 半導体装置
US6300796B1 (en) 1999-02-19 2001-10-09 Zilog, Inc. High voltage PMOS level shifter
JP2001160296A (ja) 1999-12-01 2001-06-12 Toshiba Corp 電圧レベル変換回路及びこれを用いた半導体記憶装置
JP2001274676A (ja) * 2000-01-19 2001-10-05 Sharp Corp レベルシフト回路および画像表示装置
JP2002353804A (ja) * 2001-05-23 2002-12-06 Oki Electric Ind Co Ltd レベルシフト回路
JP4327411B2 (ja) * 2001-08-31 2009-09-09 株式会社ルネサステクノロジ 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105322945A (zh) * 2014-06-18 2016-02-10 奕力科技股份有限公司 电流限制电平调整电路

Also Published As

Publication number Publication date
TWI338451B (en) 2011-03-01
CN100530965C (zh) 2009-08-19
US7358790B2 (en) 2008-04-15
TW200740118A (en) 2007-10-16
US20070194830A1 (en) 2007-08-23

Similar Documents

Publication Publication Date Title
US7061299B2 (en) Bidirectional level shifter
US6819142B2 (en) Circuit for transforming a differential mode signal into a single ended signal with reduced standby current consumption
JP3689197B2 (ja) レベルシフト回路
CN100530965C (zh) 低输入电压的高效能电压电位转换电路
KR100336236B1 (ko) 반도체집적회로장치
KR20120136675A (ko) 레벨 쉬프터
US8786351B2 (en) Level shifter
TWI692204B (zh) 轉壓器
US20130222036A1 (en) Voltage level converting circuit
CN101741374B (zh) 无相位失真的电压电平转换器
CN106712765B (zh) 一种基于cmos工艺的pecl发送器接口电路
CN110798201A (zh) 一种高速耐压电平转换电路
US8570091B2 (en) Level shifter
US6426658B1 (en) Buffers with reduced voltage input/output signals
US20130082759A1 (en) Level shifter and semiconductor integrated circuit including the shifter
KR101311358B1 (ko) 단일형 트랜지스터를 포함한 논리 회로 및 이를 이용한회로
CN101483426B (zh) 输出驱动电路
JP2013157731A (ja) 受光回路
KR100437841B1 (ko) 반가산기 회로
TWI747790B (zh) 位準移位器
KR950024211A (ko) 반도체집적회로의 바이씨모오스 레벨변환회로 및 이를 이용한 데이타출력버퍼
KR100214079B1 (ko) 반도체 장치의 레벨쉬프터
JP2002100978A (ja) 両極性レベルシフト回路
JP2008148229A (ja) 論理回路
JPS63299409A (ja) レベル変換回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant