KR20100079331A - 레벨 시프트 회로 - Google Patents

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gate
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김학수
송남진
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주식회사 동부하이텍
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Abstract

본 발명은 레벨 시프트된 전압을 버퍼링하는 버퍼를 포함하는 레벨 시프트 회로에 관한 것으로서, 제 1 전압 단에 연결되어 차동 입력된 제 1 및 제 2 입력 신호의 상태에 따라 상기 제 1 및 제 2 경로로 제 1 전압의 공급을 각각 제어하는 제 1 전압 공급 제어부; 제 2 전압 단에 연결되어 상기 제 1 및 제 2 경로로 제 2 전압의 공급을 각각 제어하는 제 2 전압 공급 제어부; 상기 제 1 및 제 2 경로 상의 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 간의 연결을 각각 제어하는 스위칭부; 및 상기 제 1 전압 공급 제어부와 상기 스위칭부 사이에서 출력되는 제 1 전위와, 상기 제 2 전압 공급 제어부와 상기 스위칭부 사이에서 출력되는 제 2 전위에 응답하여 상기 제 1 전압과 상기 제 2 전압 중 어느 하나에 대응되는 출력 신호를 출력하는 버퍼부;를 포함함으로써, 상기 버퍼부에서 발생하는 단락 회로 전류의 양을 줄일 수 있다.
레벨 시프트 회로, 버퍼, 단락 회로 전류

Description

레벨 시프트 회로{LEVEL SHIFTING CIRCUIT}
본 발명은 레벨 시프트 회로에 관한 것으로서, 더욱 상세하게는 레벨 시프트된 전압을 버퍼링하는 버퍼를 포함하는 레벨 시프트 회로에 관한 것이다.
일반적으로, 레벨 시프터는 소정의 전압 레벨을 갖는 입력 신호를 다른 전압 레벨로 변환하는데 이용된다. 즉, 레벨 시프터는 낮은 전압의 입력 신호를 높은 전압의 출력 신호로 변환하여 공급하거나, 높은 전압의 입력 신호를 낮은 전압의 출력 신호로 변환하여 공급하는 역할을 한다.
도 1은 종래의 레벨 시프트 회로를 나타내는 도면이다.
도 1에 도시된 바와 같이, 레벨 시프트 회로는 레벨 시프트부(10)와 버퍼부(12)를 포함한다.
레벨 시프트부(10)는 복수의 PMOS 트랜지스터(P1~P4)와 복수의 NMOS 트랜지스터(N1~N4)를 포함하며, 입력 신호 IN와 반전 입력 신호 INB의 레벨 상태에 따른 전원 전압 VDD 또는 접지 전압 VSS에 대응되는 시프트 신호 SH를 출력한다.
예를 들어, 논리 하이 레벨의 입력 신호 IN가 NMOS 트랜지스터(N1)의 게이트로 입력되고, 논리 로우 레벨의 반전 입력 신호 INB가 NMOS 트랜지스터(N4)로 입력 되는 경우, PMOS 트랜지스터(P1)가 턴 온되어 전원 전압 VDD에 대응되는 전위가 NMOS 트랜지스터(N2)의 게이트로 각각 인가된다. 이에 따라, NMOS 트랜지스터(N2)가 턴 온되어 접지 전압 VSS에 대응되는 전위가 PMOS 트랜지스터(P4)의 게이트로 인가되며, PMOS 트랜지스터(P4)가 턴 온되어 전원 전압 VDD에 대응되는 전위를 갖는 시프트 신호 SH가 출력된다.
이때, 논리 로우 레벨의 반전 입력 신호 INB가 NMOS 트랜지스터(N4)로 입력됨에 따라 PMOS 트랜지스터들(P1,P3) 및 NMOS 트랜지스터(N3)은 턴 오프 상태로 유지된다.
버퍼부(12)는 시프트 신호 SH를 공통으로 입력받고 전원 전압 VDD 단과 접지 전압 VSS 단 사이에 직렬 연결되는 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5)를 포함하며, 시프트 신호 SH를 버퍼링하여 출력 신호 OUT를 출력한다.
즉, 논리 하이 레벨의 시프트 신호 SH가 출력될 때 접지 전압 VSS 레벨에 대응되는 전위를 갖는 출력 신호 OUT가 출력되고, 논리 로우 레벨의 시프트 신호 SH가 출력될 때 전원 전압 VDD 레벨에 대응되는 전위를 갖는 출력 신호 OUT가 출력된다.
하지만, 버퍼부(12)를 구성하는 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5)의 게이트가 공통으로 시프트 신호 SH를 입력받음에 따라 시프트 신호 SH의 레벨에 따라 전원 전압 VDD 단에서 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5)를 거쳐 접지 전압 VSS 단으로 단락 회로 전류(Short Circuit Current)가 발생할 수 있다. 이는 EMI(Electromagnetic Interference) 등의 문제를 발생시켜 피크 전류에 의한 접지 바운싱(Ground Bouncing)에 의해 오동작을 유발할 수 있는 문제점이 있다.
본 발명은 레벨 시프트된 전압을 버퍼링할 때 발생하는 단락 회로 전류의 피크치를 줄이기 위한 레벨 시프트 회로를 제공한다.
본 발명에 따른 레벨 시프트 회로는, 제 1 전압 단에 연결되어 차동 입력된 제 1 및 제 2 입력 신호의 상태에 따라 상기 제 1 및 제 2 경로로 제 1 전압의 공급을 각각 제어하는 제 1 전압 공급 제어부; 제 2 전압 단에 연결되어 상기 제 1 및 제 2 경로로 제 2 전압의 공급을 각각 제어하는 제 2 전압 공급 제어부; 상기 제 1 및 제 2 경로 상의 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 간의 연결을 각각 제어하는 스위칭부; 및 상기 제 1 전압 공급 제어부와 상기 스위칭부 사이에서 출력되는 제 1 전위와, 상기 제 2 전압 공급 제어부와 상기 스위칭부 사이에서 출력되는 제 2 전위에 응답하여 상기 제 1 전압과 상기 제 2 전압 중 어느 하나에 대응되는 출력 신호를 출력하는 버퍼부;를 포함함을 특징으로 한다.
상기 제 1 전압 공급부는, 상기 제 1 경로 상에서 상기 스위칭부와 상기 제 1 전압 단 사이에 연결되고, 게이트로 상기 제 1 입력 신호를 입력받는 제 1 트랜지스터; 및 상기 제 2 경로 상에서 상기 스위칭부와 상기 제 1 전압 단 사이에 연결되고, 게이트로 상기 제 2 입력 신호를 입력받는 제 2 트랜지스터;를 포함함이 바람직하다.
상기 제 2 전압 공급 제어부는 상기 제 1 전압 공급 제어부를 통한 상기 제 1 전압의 공급 여부에 따라 상기 제 2 전압의 공급을 각각 제어함이 바람직하다.
상기 제 2 전압 공급 제어부는, 상기 제 1 경로 상에서 상기 제 2 전압 단과 상기 스위칭부 사이에 연결되고, 게이트가 상기 제 2 경로 상의 상기 제 1 전압 공급 제어부의 출력단에 연결되는 제 1 트랜지스터; 및 상기 제 2 경로 상에서 상기 제 2 전압 단과 상기 스위칭부 사이에 연결되고, 게이트가 상기 제 1 경로 상의 상기 제 1 전압 공급 제어부의 출력단에 연결되는 제 2 트랜지스터;를 포함함이 바람직하다.
상기 제 2 전압 공급 제어부는 상기 제 1 및 제 2 입력 신호의 상태에 따라 상기 제 2 전압의 공급을 각각 제어함이 바람직하다.
상기 제 2 전압 공급 제어부는, 상기 제 1 경로 상에서 상기 제 2 전압 단과 상기 스위칭부 사이에 연결되고, 게이트로 상기 제 1 입력 신호를 입력받는 제 1 트랜지스터; 및 상기 제 2 경로 상에서 상기 제 2 전압 단과 상기 스위칭부 사이에 연결되고, 게이트로 상기 제 2 입력 신호를 입력받는 제 2 트랜지스터;를 포함함이 바람직하다.
상기 스위칭부는 상기 제 2 전압 공급부를 통한 상기 제 2 전압의 공급 여부에 따라 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 간의 연결을 제어함이 바람직하다.
상기 스위칭부는, 상기 제 1 경로 상에서 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 사이에 연결되며, 상기 제 2 전압 공급 제어부를 통한 상기 제 1 경로 상의 상기 제 2 전압 공급 여부에 따라 턴 온이 제어되는 제 1 트랜지스터; 및 상기 제 2 경로 상에서 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 사이에 연결되며, 상기 제 2 전압 공급 제어부를 통한 상기 제 2 경로 상의 상기 제 2 전압 공급 여부에 따라 턴 온이 제어되는 제 2 트랜지스터;를 포함함이 바람직하다.
상기 스위칭부는, 상기 제 2 트랜지스터의 게이트와 상기 제 1 전압 단 사이에 연결되며, 게이트가 상기 제 2 전압 공급 제어부의 상기 제 2 경로 상의 출력단에 연결되는 제 3 트랜지스터; 및 상기 제 1 트랜지스터의 게이트와 상기 제 1 전압 단 사이에 연결되며, 게이트가 상기 제 2 전원 공급 제어부의 상기 제 1 경로 상의 출력단에 연결되는 제 4 트랜지스터;를 더 포함함이 바람직하다.
상기 스위칭부는 상기 제 1 및 제 2 입력 신호의 상태에 따라 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 간의 연결을 제어함이 바람직하다.
상기 스위칭부는, 상기 제 1 경로 상에서 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 사이에 연결되며, 게이트로 상기 제 1 입력 신호를 입력받는 제 1 트랜지스터; 및 상기 제 2 경로 상에서 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 사이에 연결되며, 게이트로 상기 제 2 입력 신호를 입력받는 제 2 트랜지스터;를 포함함이 바람직하다.
상기 스위칭부는 상기 제 1 전압 공급부를 통한 상기 제 1 전압의 공급 여부에 따라 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 간의 연결을 제어함이 바람직하다.
상기 스위칭부는, 상기 제 1 경로 상에서 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 사이에 연결되며, 게이트가 상기 제 1 전압 공급 제어부의 상기 제 1 경로 상의 출력단에 연결되는 제 1 트랜지스터; 및 상기 제 2 경로 상에서 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 사이에 연결되며, 게이트가 상기 제 1 전압 공급 제어부의 상기 제 2 경로 상의 출력단에 연결되는 제 2 트랜지스터;를 포함함이 바람직하다.
상기 버퍼부는, 상기 제 1 전압 공급 제어부와 상기 스위칭부 사이에서 출력되는 제 1 전위를 게이트로 입력받아 상기 제 1 전압을 선택적으로 상기 출력 신호로 공급하는 제 1 트랜지스터; 및 상기 제 2 전압 공급 제어부와 상기 스위칭부 사이에서 출력되는 제 2 전위를 게이트로 입력받아 상기 제 2 전압을 선택적으로 상기 출력 신호로 공급하는 제 2 트랜지스터;를 포함함이 바람직하다.
상기 제 1 전압은 접지 전압에 대응되고, 상기 제 2 전압은 전원 전압에 대응됨이 바람직하다.
본 발명은 레벨 시프트부에서 시간 차를 두고 출력되는 두 신호에 응답하여 신호를 버퍼링하는 레벨 시프트 회로를 제공함으로써, 단락 회로 전류의 피크치를 줄일 수 있는 효과가 있다.
본 발명은 레벨 시프트부에서 전원 전압의 공급을 제어하는 전원 전압 공급 제어부의 출력과 접지 전압의 공급을 제어하는 접지 전압 공급 제어부의 출력을 각 각 입력받아 이를 버퍼링하는 레벨 시프트 회로를 제공한다.
구체적으로, 본 발명에 따른 레벨 시프트 회로는 도 2a 내지 도 2d에 도시된 바와 같이, 차동 입력되는 두 입력 신호 IN, INB의 상태에 대응하여 두 시프트 신호 SH1, SH2를 출력하는 레벨 시프트부(20)와, 두 시프트 신호 SH1, SH2에 응답하여 출력 신호 OUT를 출력하는 버퍼부(22)를 포함한다.
여기서, 레벨 시프트부(20)는 전원 전압의 공급을 제어하는 트랜지스터들을 포함하는 전원 전압 공급부, 접지 전압의 공급을 제어하는 트랜지스터들을 포함하는 접지 전압 공급부, 및 상기 전원 전압 공급부와 상기 접지 전압 공급부 간의 연결을 제어하는 트랜지스터들을 포함하는 스위칭부를 포함하여 구성될 수 있다.
본 발명에 따른 레벨 시프트 회로의 일 실시 예로서, 도 2a를 참조하면, 아래와 같은 구성을 갖는다.
레벨 시프트부(20)는 두 PMOS 트랜지스터(P6,P7)를 포함하는 전원 전압 공급부, 두 NMOS 트랜지스터(N6,N9)를 포함하는 접지 전압 공급부, 및 두 PMOS 트랜지스터(P8,P9)와 두 NMOS 트랜지스터(N7,N8)를 포함하는 스위칭부를 포함하여 구성될 수 있다.
두 PMOS 트랜지스터(P6,P7)는 전원 전압 VDD 단과 노드(ND11,ND21) 사이에 각각 연결되며, PMOS 트랜지스터(P6)의 게이트는 노드(ND22)에 연결되고, PMOS 트랜지스터(P7)의 게이트는 노드(ND12)에 연결된다.
두 NMOS 트랜지스터(N6,N9)는 노드(ND12,ND22)와 접지 전압 VSS 단 사이에 각각 연결되며, NMOS 트랜지스터(N6)의 게이트는 입력 신호 IN을 입력받고, NMOS 트랜지스터(N9)의 게이트는 반전 입력 신호 INB를 입력받는다.
PMOS 트랜지스터(P8)는 두 노드(ND11,ND12) 사이에 연결되고, PMOS 트랜지스터(P9)는 두 노드(ND21,ND22) 사이에 연결된다. 또한, NMOS 트랜지스터(N7)는 PMOS 트랜지스터(P9)의 게이트와 접지 전압 VSS 단 사이에 연결되고, NMOS 트랜지스터(N8)는 PMOS 트랜지스터(P8)의 게이트와 접지 전압 VSS 단 사이에 연결된다. 여기서, NMOS 트랜지스터(N7)의 게이트는 노드(ND21)에 연결되고, NMOS 트랜지스터(N8)의 게이트는 노드(ND11)에 연결된다.
버퍼부(22)는 노드(ND21)에서 출력되는 시프트 신호 SH1에 응답하여 전원 전압 VDD을 선택적으로 출력 신호 OUT로 공급하는 PMOS 트랜지스터(P10)와, 노드(ND22)에서 출력되는 시프트 신호 SH2에 응답하여 접지 전압 VSS를 선택적으로 출력 신호 OUT로 공급하는 NMOS 트랜지스터(N10)를 포함하여 구성될 수 있다.
이러한 구성을 갖는 본 발명의 일 실시 예에 따른 레벨 시프트 회로는 두 차동 입력 신호 IN, INB가 입력될 때 두 노드(ND21,ND22)의 전위가 서로 시간차를 갖고 변함에 따라 PMOS 트랜지스터(P10)와 NMOS 트랜지스터(N10)가 동시에 턴 온되지 않는 구성을 갖는다.
일 예로, 입력 신호 IN으로서 논리 하이 레벨의 전위가 입력되고, 반전 입력 신호 INB로서 논리 로우 레벨의 전위가 입력되는 경우, NMOS 트랜지스터(N6)는 턴 온되고, NMOS 트랜지스터(N9)는 턴 오프된다.
NMOS 트랜지스터(N6)가 턴 온됨에 따라 접지 전압 VSS에 대응되는 전위가 노드(ND12)로 공급되고, 이에 따라 PMOS 트랜지스터(P7)가 턴 온되어 전원 전압 VDD 에 대응되는 전위가 노드(ND21)로 공급된다. 즉, 시프트 신호 SH1이 논리 하이 레벨이 됨에 따라 PMOS 트랜지스터(P10)가 턴 오프된다.
전원 전압 VDD에 대응되는 전위가 노드(ND21)로 공급됨에 따라 NMOS 트랜지스터(N7)가 턴 온되어 PMOS 트랜지스터(P9)의 게이트로 접지 전압 VSS에 대응되는 전위가 공급되고, 이에 따라, PMOS 트랜지스터(P9)가 턴 온되어 노드(ND21)의 전위가 노드(ND22)로 공급된다. 즉, 시프트 신호 SH2가 논리 하이 레벨이 됨에 따라 NMOS 트랜지스터(N10)가 턴 온되어 접지 전압 VSS에 대응되는 전위를 갖는 출력 신호 OUT가 출력된다.
한편, 반전 입력 신호 INB에 의해 NMOS 트랜지스터(N9)가 턴 오프되고, 노드(ND22)의 전위가 전원 전압 VDD에 대응될 때 PMOS 트랜지스터(P6), NMOS 트랜지스터(N8), 및 PMOS 트랜지스터(P8)는 턴 오프된다.
이와 같이, 두 노드(ND21,ND22)에는 시간상 순차적으로 전원 전압 VDD에 대응되는 전위가 공급되며, 특히, 시프트 신호 SH1이 먼저 전원 전압 VDD에 대응되는 전위를 갖고, 이후, 시프트 신호 SH2가 전원 전압 VDD에 대응되는 전위를 가짐에 따라 PMOS 트랜지스터(P10)와 NMOS 트랜지스터(N10)가 동시에 턴 온되지 않거나 동시에 턴 온되는 시간이 종래보다 짧을 수 있다.
따라서, 전원 전압 VDD 단에서 PMOS 트랜지스터(P10)와 NMOS 트랜지스터(N10)을 거쳐 접지 전압 VSS 단으로 흐르는 단락 회로 전류의 피크치가 줄어들 수 있는 효과가 있다.
본 발명에 따른 레벨 시프트 회로의 다른 실시 예로서, 도 2b와 같이 구성될 수 있다.
도 2b를 참조하면, 레벨 시프트부(20)는 두 PMOS 트랜지스터(P11,P12)를 포함하는 전원 전압 공급 제어부, 두 NMOS 트랜지스터(N11,N12)를 포함하는 접지 전압 공급 제어부, 및 두 PMOS 트랜지스터(P13,P14)를 포함하는 스위칭부를 포함한다.
두 PMOS 트랜지스터(P11,P12)는 전원 전압 VDD 단과 노드(ND31,ND41) 사이에 각각 연결되며, PMOS 트랜지스터(P11)의 게이트는 노드(ND42)에 연결되고, PMOS 트랜지스터(P12)의 게이트는 노드(ND32)에 연결된다.
두 NMOS 트랜지스터(N11,N12)는 접지 전압 VSS 단과 노드(ND32,ND42) 사이에 각각 연결되며, NMOS 트랜지스터(N11)의 게이트는 입력 신호 IN을 입력받고, NMOS 트랜지스터(N12)의 게이트는 반전 입력 신호 INB를 입력받는다.
PMOS 트랜지스터(P13)는 두 노드(ND31,ND32) 사이에 연결되고, PMOS 트랜지스터(P14)는 두 노드(ND41,ND42) 사이에 연결된다. 여기서, PMOS 트랜지스터(P13)의 게이트는 입력 신호 IN을 입력받고, PMOS 트랜지스터(P14)의 게이트는 반전 입력 신호 INB를 입력받는다.
버퍼부(22)는 노드(ND41)에서 출력되는 시프트 신호 SH1에 응답하여 전원 전압 VDD을 선택적으로 출력 신호 OUT로 공급하는 PMOS 트랜지스터(P15)와, 노드(ND42)에서 출력되는 시프트 신호 SH2에 응답하여 접지 전압 VSS를 선택적으로 출력 신호 OUT로 공급하는 NMOS 트랜지스터(N13)를 포함하여 구성될 수 있다.
이러한 구성을 갖는 본 발명의 다른 실시 예에 따른 레벨 시프트 회로의 동 작을 살펴보면, 입력 신호 IN이 논리 하이 레벨로 입력되고, 반전 입력 신호 INB가 논리 로우 레벨로 입력되는 경우, NMOS 트랜지스터(N11)와 PMOS 트랜지스터(P14)는 턴 온되고, NMOS 트랜지스터(N12)와 PMOS 트랜지스터(P13)은 턴 오프된다.
NMOS 트랜지스터(N11)가 턴 온됨에 따라 접지 전압 VSS에 대응되는 전위가 노드(ND32)로 공급되고, 이에 따라 PMOS 트랜지스터(P12)가 턴 온되어 전원 전압 VDD에 대응되는 전위가 노드(ND41)로 공급된다. 그리고, PMOS 트랜지스터(P14)가 턴 온됨에 따라 노드(ND41)의 전위가 노드(ND42)로 공급된다. 즉, 먼저 시프트 신호 SH1이 논리 하이 레벨로 되어 PMOS 트랜지스터(P15)가 턴 오프되고, 이후 시프트 신호 SH2가 논리 하이 레벨로 되어 NMOS 트랜지스터(N13)가 턴 온된다.
본 발명에 따른 레벨 시프트 회로의 또 다른 실시 예로서, 도 2c와 같이 구성될 수 있다.
도 2c를 참조하면, 레벨 시프트부(20)는 두 PMOS 트랜지스터(P16,P17)를 포함하는 전원 전압 공급 제어부, 두 NMOS 트랜지스터(N14,N15)를 포함하는 접지 전압 공급 제어부, 및 두 PMOS 트랜지스터(P18,P19)를 포함하는 스위칭부를 포함한다.
두 PMOS 트랜지스터(P16,P17)는 전원 전압 VDD 단과 노드(ND51,ND61) 사이에 각각 연결되며, PMOS 트랜지스터(P16)의 게이트는 노드(ND62)에 연결되고, PMOS 트랜지스터(P17)의 게이트는 노드(ND52)에 연결된다.
두 NMOS 트랜지스터(N14,N15)는 접지 전압 VSS 단과 노드(ND52,ND62) 사이에 각각 연결되며, NMOS 트랜지스터(N14)의 게이트는 입력 신호 IN을 입력받고, NMOS 트랜지스터(N15)의 게이트는 반전 입력 신호 INB를 입력받는다.
PMOS 트랜지스터(P18)는 두 노드(ND51,ND52) 사이에 연결되고, PMOS 트랜지스터(P19)는 두 노드(ND61,ND62) 사이에 연결된다. 여기서, PMOS 트랜지스터(P18)의 게이트는 노드(ND52)에 연결되고, PMOS 트랜지스터(P19)의 게이트는 노드(ND62)에 연결된다.
버퍼부(22)는 노드(ND61)에서 출력되는 시프트 신호 SH1에 응답하여 전원 전압 VDD을 선택적으로 출력 신호 OUT로 공급하는 PMOS 트랜지스터(P20)와, 노드(ND62)에서 출력되는 시프트 신호 SH2에 응답하여 접지 전압 VSS를 선택적으로 출력 신호 OUT로 공급하는 NMOS 트랜지스터(N16)를 포함하여 구성될 수 있다.
이러한 구성을 갖는 본 발명의 다른 또 실시 예에 따른 레벨 시프트 회로의 동작을 살펴보면, 입력 신호 IN이 논리 하이 레벨로 입력되고, 반전 입력 신호 INB가 논리 로우 레벨로 입력되는 경우, NMOS 트랜지스터(N14)가 턴 온되고, NMOS 트랜지스터(N15)는 턴 오프된다.
NMOS 트랜지스터(N14)가 턴 온됨에 따라 접지 전압 VSS에 대응되는 전위가 노드(ND52)로 공급되고, 이에 따라 PMOS 트랜지스터(P17)가 턴 온되어 전원 전압 VDD에 대응되는 전위가 노드(ND61)로 공급된다. 그리고, PMOS 트랜지스터(P17)가 턴 온됨에 따라 노드(ND61)의 전위가 노드(ND62)로 공급된다. 즉, 먼저 시프트 신호 SH1이 논리 하이 레벨로 되어 PMOS 트랜지스터(P20)가 턴 오프되고, 이후 시프트 신호 SH2가 논리 하이 레벨로 되어 NMOS 트랜지스터(N16)가 턴 온된다.
본 발명에 따른 레벨 시프트 회로의 또 다른 실시 예로서, 도 2d와 같이 구 성될 수 있다.
도 2d를 참조하면, 레벨 시프트부(20)는 두 PMOS 트랜지스터(P21,P22)를 포함하는 전원 전압 공급 제어부, 두 NMOS 트랜지스터(N17,N18)를 포함하는 접지 전압 공급 제어부, 및 두 PMOS 트랜지스터(P23,P24)를 포함하는 스위칭부를 포함한다.
두 PMOS 트랜지스터(P21,P22)는 전원 전압 VDD 단과 노드(ND71,ND81) 사이에 각각 연결되며, PMOS 트랜지스터(P21)의 게이트는 입력 신호 IN을 입력받고, PMOS 트랜지스터(P22)의 게이트는 반전 입력 신호 INB를 입력받는다.
두 NMOS 트랜지스터(N17,N18)는 접지 전압 VSS 단과 노드(ND72,ND82) 사이에 각각 연결되며, NMOS 트랜지스터(N17)의 게이트는 입력 신호 IN을 입력받고, NMOS 트랜지스터(N18)의 게이트는 반전 입력 신호 INB를 입력받는다.
PMOS 트랜지스터(P23)는 두 노드(ND71,ND72) 사이에 연결되고, PMOS 트랜지스터(P24)는 두 노드(ND81,ND82) 사이에 연결된다. 여기서, PMOS 트랜지스터(P23)의 게이트는 노드(ND82)에 연결되고, PMOS 트랜지스터(P24)의 게이트는 노드(ND72)에 연결된다.
버퍼부(22)는 노드(ND81)에서 출력되는 시프트 신호 SH1에 응답하여 전원 전압 VDD을 선택적으로 출력 신호 OUT로 공급하는 PMOS 트랜지스터(P25)와, 노드(ND82)에서 출력되는 시프트 신호 SH2에 응답하여 접지 전압 VSS를 선택적으로 출력 신호 OUT로 공급하는 NMOS 트랜지스터(N19)를 포함하여 구성될 수 있다.
이러한 구성을 갖는 본 발명의 다른 또 실시 예에 따른 레벨 시프트 회로의 동작을 살펴보면, 입력 신호 IN이 논리 하이 레벨로 입력되고, 반전 입력 신호 INB가 논리 로우 레벨로 입력되는 경우, NMOS 트랜지스터(N17)와 PMOS 트랜지스터(P22)가 턴 온되고, NMOS 트랜지스터(N18)와 PMOS 트랜지스터(P21)는 턴 오프된다.
PMOS 트랜지스터(P22)가 턴 온됨에 따라 전원 전압 VDD에 대응되는 전위가 노드(ND81)로 공급된다. 또한, NMOS 트랜지스터(N17)가 턴 온됨에 따라 접지 전압 VSS에 대응되는 전위가 노드(ND72)로 공급되고, 이에 따라 PMOS 트랜지스터(P24)가 턴 온되어 노드(ND81)의 전위가 노드(ND82)로 공급된다. 즉, 먼저 시프트 신호 SH1이 논리 하이 레벨로 되어 PMOS 트랜지스터(P25)가 턴 오프되고, 이후 시프트 신호 SH2가 논리 하이 레벨로 되어 NMOS 트랜지스터(N19)가 턴 온된다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형, 및 변경 가능한 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 레벨 시프트 회로를 나타내는 회로도.
도 2a 내지 도 2d는 본 발명에 따른 레벨 시프트 회로의 다양한 실시 예를 각각 나타내는 회로도.

Claims (15)

  1. 제 1 전압 단에 연결되어 차동 입력된 제 1 및 제 2 입력 신호의 상태에 따라 상기 제 1 및 제 2 경로로 제 1 전압의 공급을 각각 제어하는 제 1 전압 공급 제어부;
    제 2 전압 단에 연결되어 상기 제 1 및 제 2 경로로 제 2 전압의 공급을 각각 제어하는 제 2 전압 공급 제어부;
    상기 제 1 및 제 2 경로 상의 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 간의 연결을 각각 제어하는 스위칭부; 및
    상기 제 1 전압 공급 제어부와 상기 스위칭부 사이에서 출력되는 제 1 전위와, 상기 제 2 전압 공급 제어부와 상기 스위칭부 사이에서 출력되는 제 2 전위에 응답하여 상기 제 1 전압과 상기 제 2 전압 중 어느 하나에 대응되는 출력 신호를 출력하는 버퍼부;를 포함함을 특징으로 하는 레벨 시프트 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전압 공급부는,
    상기 제 1 경로 상에서 상기 스위칭부와 상기 제 1 전압 단 사이에 연결되고, 게이트로 상기 제 1 입력 신호를 입력받는 제 1 트랜지스터; 및
    상기 제 2 경로 상에서 상기 스위칭부와 상기 제 1 전압 단 사이에 연결되고, 게이트로 상기 제 2 입력 신호를 입력받는 제 2 트랜지스터;를 포함하는 레벨 시프트 회로.
  3. 제 1 항에 있어서,
    상기 제 2 전압 공급 제어부는 상기 제 1 전압 공급 제어부를 통한 상기 제 1 전압의 공급 여부에 따라 상기 제 2 전압의 공급을 각각 제어하는 레벨 시프트 회로.
  4. 제 3 항에 있어서,
    상기 제 2 전압 공급 제어부는,
    상기 제 1 경로 상에서 상기 제 2 전압 단과 상기 스위칭부 사이에 연결되고, 게이트가 상기 제 2 경로 상의 상기 제 1 전압 공급 제어부의 출력단에 연결되는 제 1 트랜지스터; 및
    상기 제 2 경로 상에서 상기 제 2 전압 단과 상기 스위칭부 사이에 연결되고, 게이트가 상기 제 1 경로 상의 상기 제 1 전압 공급 제어부의 출력단에 연결되는 제 2 트랜지스터;를 포함하는 레벨 시프트 회로.
  5. 제 1 항에 있어서,
    상기 제 2 전압 공급 제어부는 상기 제 1 및 제 2 입력 신호의 상태에 따라 상기 제 2 전압의 공급을 각각 제어하는 레벨 시프트 회로.
  6. 제 5 항에 있어서,
    상기 제 2 전압 공급 제어부는,
    상기 제 1 경로 상에서 상기 제 2 전압 단과 상기 스위칭부 사이에 연결되고, 게이트로 상기 제 1 입력 신호를 입력받는 제 1 트랜지스터; 및
    상기 제 2 경로 상에서 상기 제 2 전압 단과 상기 스위칭부 사이에 연결되고, 게이트로 상기 제 2 입력 신호를 입력받는 제 2 트랜지스터;를 포함하는 레벨 시프트 회로.
  7. 제 1 항에 있어서,
    상기 스위칭부는 상기 제 2 전압 공급부를 통한 상기 제 2 전압의 공급 여부에 따라 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 간의 연결을 제어하는 레벨 시프트 회로.
  8. 제 7 항에 있어서,
    상기 스위칭부는,
    상기 제 1 경로 상에서 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 사이에 연결되며, 상기 제 2 전압 공급 제어부를 통한 상기 제 1 경로 상의 상기 제 2 전압 공급 여부에 따라 턴 온이 제어되는 제 1 트랜지스터; 및
    상기 제 2 경로 상에서 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 사이에 연결되며, 상기 제 2 전압 공급 제어부를 통한 상기 제 2 경로 상의 상기 제 2 전압 공급 여부에 따라 턴 온이 제어되는 제 2 트랜지스터;를 포함하는 레벨 시프트 회로.
  9. 제 8 항에 있어서,
    상기 스위칭부는,
    상기 제 2 트랜지스터의 게이트와 상기 제 1 전압 단 사이에 연결되며, 게이트가 상기 제 2 전압 공급 제어부의 상기 제 2 경로 상의 출력단에 연결되는 제 3 트랜지스터; 및
    상기 제 1 트랜지스터의 게이트와 상기 제 1 전압 단 사이에 연결되며, 게이트가 상기 제 2 전원 공급 제어부의 상기 제 1 경로 상의 출력단에 연결되는 제 4 트랜지스터;를 더 포함하는 레벨 시프트 회로.
  10. 제 1 항에 있어서,
    상기 스위칭부는 상기 제 1 및 제 2 입력 신호의 상태에 따라 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 간의 연결을 제어하는 레벨 시프트 회로.
  11. 제 10 항에 있어서,
    상기 스위칭부는,
    상기 제 1 경로 상에서 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 사이에 연결되며, 게이트로 상기 제 1 입력 신호를 입력받는 제 1 트랜지스터; 및
    상기 제 2 경로 상에서 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 사이에 연결되며, 게이트로 상기 제 2 입력 신호를 입력받는 제 2 트랜지스터;를 포함하는 레벨 시프트 회로.
  12. 제 1 항에 있어서,
    상기 스위칭부는 상기 제 1 전압 공급부를 통한 상기 제 1 전압의 공급 여부에 따라 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 간의 연결을 제어하는 레벨 시프트 회로.
  13. 제 12 항에 있어서,
    상기 스위칭부는,
    상기 제 1 경로 상에서 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 사이에 연결되며, 게이트가 상기 제 1 전압 공급 제어부의 상기 제 1 경로 상의 출력단에 연결되는 제 1 트랜지스터; 및
    상기 제 2 경로 상에서 상기 제 1 전압 공급 제어부와 상기 제 2 전압 공급 제어부 사이에 연결되며, 게이트가 상기 제 1 전압 공급 제어부의 상기 제 2 경로 상의 출력단에 연결되는 제 2 트랜지스터;를 포함하는 레벨 시프트 회로.
  14. 제 1 항에 있어서,
    상기 버퍼부는,
    상기 제 1 전압 공급 제어부와 상기 스위칭부 사이에서 출력되는 제 1 전위를 게이트로 입력받아 상기 제 1 전압을 선택적으로 상기 출력 신호로 공급하는 제 1 트랜지스터; 및
    상기 제 2 전압 공급 제어부와 상기 스위칭부 사이에서 출력되는 제 2 전위를 게이트로 입력받아 상기 제 2 전압을 선택적으로 상기 출력 신호로 공급하는 제 2 트랜지스터;를 포함하는 레벨 시프트 회로.
  15. 제 1 항에 있어서,
    상기 제 1 전압은 접지 전압에 대응되고, 상기 제 2 전압은 전원 전압에 대응되는 레벨 시프트 회로.
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