KR101150827B1 - 레벨 쉬프터 - Google Patents

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KR101150827B1
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원주호
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    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit

Abstract

본 발명은 레벨 쉬프터에 관한 것으로, 전원 전압와 부출력 사이에 주전류 경로가 형성되고 게이트로 정출력이 입력되는 제1 피모스, 상기 전원 전압과 상기 정출력 사이에 주전류 경로가 형성되고 게이트로 상기 부출력이 입력되는 제2 피모스, 상기 부출력과 접지 사이에 주전류 경로가 형성되고 게이트로 상기 정입력이 입력되는 제1 앤모스, 상기 정출력과 상기 접지 사이에 주전류 경로가 형성되고 게이트로 상기 부입력이 입력되는 제2 앤모스, 상기 정입력이 변화는 경우 제1 설정 시간 동안 제1 신호를 출력하고, 상기 제1 시간이 경과된 이후에는 제2 신호를 출력하는 제1 지연부, 상기 부입력이 변화는 경우 제2 설정 시간 동안 제3 신호를 출력하고, 상기 제2 시간이 경과된 이후에는 제4 신호를 출력하는 제2 지연부, 상기 제1 피모스와 상기 부출력 사이에 주전류 경로가 형성되고 게이트로 상기 제1 지연부의 출력이 입력되는 제3 앤모스, 상기 제2 피모스와 상기 정출력 사이에 주전류 경로가 형성되고 게이트로 상기 제2 지연부의 출력이 입력되는 제4 앤모스, 상기 제1 피모스와 상기 부출력 사이에 주전류 경로가 형성되고 게이트로 상기 정입력이 입력되는 제3 피모스, 상기 제2 피모스와 상기 정출력 사이에 주전류 경로가 형성되고 게이트로 상기 부입력이 입력되는 제4 피모스를 포함한다.

Description

레벨 쉬프터{level shifter}
본 발명은 레벨 쉬프터에 관한 것으로, 보다 상세하게는 상승 타임을 최소화하고 정적 전류를 줄일 수 있는 레벨 쉬프터에 관한 것이다.
위성체와 같이 다양한 전압레벨을 사용하는 시스템에서는 전압레벨이 다른 부분간의 접속을 위해서 오픈 콜렉터(collector) 회로나 레벨 쉬프터(level shifter)를 이용해서 전압레벨을 변화시켜서 사용하게 된다.
일반적으로 레벨 쉬프터는 반도체 칩 내부에서 전압 레벨을 변경하기 위한 회로로서, 높은 전압에서 낮은 전압으로 변경하는 경우에는 누설 전류의 크기가 작으나, 반대로 낮은 전압에서 높은 전압으로 변경하는 경우에는 누설 전류로 인한 문제가 발생할 수 있다.
도 1은 종래 레벨 쉬프터를 도시한 회로도이다.
도 1에 도시된 바와 같이, 종래 레벨 쉬프터는 차동 입력 단자(INP, INN)를 각각 게이트 입력으로 하고 차동 출력 단자(OUTP, OUTN)와 접지 사이에 주전류 경로가 각각 연결되는 두 개의 앤모스(MNOS)(MN1, MN2)와, 차동 출력 단자(OUTP, OUTN)를 게이트 입력으로 하고 전원 단자와 차동 출력 단자(OUTP, OUTN) 사이에 주전류 경로가 연결되는 래치(latch) 구조의 두 개의 피모스(MPOS)(MP1, MP2)로 구성된다.
종래에는 앤모스(MN1, MN2)의 방전(discharge) 전류가 피모스(MP1, MP2)의 충전(charge) 전류보다 커서 앤모스(MN1)가 턴온되는 경우, 앤모스(MN1)와 피모스(MP1)의 구동전류가 경쟁을 하는 순간에 방전 방향으로 이동해서 상대편 피모스(MP2)가 턴온되어서 피모스(MP1)를 턴오프(turn off) 시킬 수 있다.
그러나, 피모스(MP1)의 충전 능력이 큰 경우에는 피모스(MP1)과 앤모스(MN1)가 동시에 턴온되어, 지속적으로 정적 전류(static current)가 흐르는 현상이 발생하게 된다.
따라서, 피모스(MP1, MP2)의 구동 능력을 제한하기 위해서 종래에는 앤모스(MN1, MN2)의 W/L(Width/Length) 비율을 피모스(MP1, MP2)보다 크게 설계하여야 했다.
하지만, 피모스(MP1, MP2)의 W/L 비율을 앤모스(MN1, MN2)에 비해 작게 하는 경우에는 충전 전류가 작아져 상승 타임이 증가하는 문제점이 있다.
본 발명은 상승 타임을 최소화하고 정적 전류를 줄일 수 있는 레벨 쉬프터를 제공한다.
본 발명의 한 특징에 따르면, 정입력과 부입력을 입력 받아 정출력과 부출력으로 출력하는 레벨 쉬프터가 제공된다. 이 레벨 쉬프터는 전원 전압와 상기 부출력 사이에 주전류 경로가 형성되고 게이트로 상기 정출력이 입력되는 제1 피모스; 상기 전원 전압과 상기 정출력 사이에 주전류 경로가 형성되고 게이트로 상기 부출력이 입력되는 제2 피모스; 상기 부출력과 접지 사이에 주전류 경로가 형성되고 게이트로 상기 정입력이 입력되는 제1 앤모스; 상기 정출력과 상기 접지 사이에 주전류 경로가 형성되고 게이트로 상기 부입력이 입력되는 제2 앤모스; 상기 정입력이 변화는 경우 제1 설정 시간 동안 제1 신호를 출력하고, 상기제1 시간이 경과된 이후에는 제2 신호를 출력하는 제1 지연부; 상기 부입력이 변화는 경우 제2 설정 시간 동안 제3 신호를 출력하고, 상기제2 시간이 경과된 이후에는 제4 신호를 출력하는 제2 지연부; 상기 제1 피모스와 상기 부출력 사이에 주전류 경로가 형성되고 게이트로 상기 제1 지연부의 출력이 입력되는 제3 앤모스; 상기 제2 피모스와 상기 정출력 사이에 주전류 경로가 형성되고 게이트로 상기 제2 지연부의 출력이 입력되는 제4 앤모스; 상기 제1 피모스와 상기 부출력 사이에 주전류 경로가 형성되고 게이트로 상기 정입력이 입력되는 제3 피모스; 및 상기 제2 피모스와 상기 정출력 사이에 주전류 경로가 형성되고 게이트로 상기 부입력이 입력되는 제4 피모스를 포함하며, 상기 제1 지연부는, 상기 정입력을 상기 제1 설정 시간 동안 지연하여 출력하는 제1 지연기; 및 상기 제1 지연기에서 출력되는 신호와 상기 정입력이 다르면 상기 제1 신호를 출력하고, 상기 제1 지연에서 출력되는 신호와 상기 정입력이 같으면 상기 제2 신호를 출력하는 제1 논리 게이트를 포함하며, 상기 제2 지연부는, 상기 부입력을 상기 제2 설정 시간 동안 지연하여 출력하는 제2 지연기; 및 상기 제2 지연기에서 출력되는 신호와 상기 부입력이 다르면 상기 제3 신호를 출력하고, 상기 제2 지연에서 출력되는 신호와 상기 부입력이 같으면 상기 제4 신호를 출력하는 제2 논리 게이트를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에서는 피모스와 앤모스 사이에 연결되는 제어용 앤모스가 지연부로부터 입력되는 신호에 의해 설정 시간 동안에는 턴 오프(turn-off)되고, 설정 시간이 경과된 후에는 턴 온(turn-on)됨으로써, 앤모스가 턴온되는 경우 구동 전류 경쟁을 막기 위해서 피모스를 작게 설계해야 하는 제한 조건을 무시하고 피모스를 크게 설계할 수 있다. 즉, 피모스와 앤모스를 동일한 크기로 제작할 수 있는 효과가 있다.
또한, 앤모스와 피모스가 동시에 턴온되는 것을 방지하여 피모스에서 앤모스로 충전(charge) 전류가 흐르는 것을 방지함으로써, 출력 전압이 정적 전류 없이 0으로 될 수 있다.
또한, 피모스의 크기를 종래 레벨 쉬프터보다 크게 함으로써, 피모스의 크기가 커져서 레벨 쉬프터의 상승 타임을 줄일 수 있다.
더하여, 본 발명에서는 앤모스와 정반대로 동작하는 피모스를 추가하여, 설정 시간 동안 추가된 제어용 앤모스에 의해 출력 전압이 플로팅되는 것을 방지할 수 있다.
도 1은 종래 레벨 쉬프터를 도시한 회로도이다.
도 2는 본 발명의 제1 실시 예에 따른 레벨 쉬프터를 도시한 회로도이다.
도 3은 본 발명의 실시 예에 따른 지연부의 동작을 나타내는 도면이다.
도 4는 본 발명의 제2 실시 예에 따른 레벨 쉬프터를 도시한 회로도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이제 본 발명의 실시 예에 따른 레벨 쉬프터에 대하여 도면을 참고하여 상세하게 설명한다.
도 2는 본 발명의 제1 실시 예에 따른 레벨 쉬프터를 도시한 회로도이고, 도 3은 본 발명의 제1 실시 예에 따른 지연부의 동작을 나타내는 도면이다.
도 2에 도시된 바와 같이, 본 발명의 제1 실시 예에 따른 레벨 쉬프터는 2개의 피모스(MP1, MP2), 4개의 앤모스(MN1~MN4) 및 제1, 2 지연부(10, 20)를 포함한다.
제1 및 제2 앤모스(MN1, MN2)는 차동 입력(INP, INN)을 각각 게이트 입력으로 하고 차동 출력 단자(OUTP, OUTN)와 접지 사이에 주전류 경로가 각각 연결된다.
제1 및 제2 피모스(MP1, MP2)는 각각 차동 출력(OUTP, OUTN)를 게이트 입력으로 하고 전원 단자(VDDH)와 제3 및 제4 앤모스(MN3, MN4) 사이에 주전류 경로가 각각 연결되어 있으며, 제1 및 제2 피모스(MP1. MP2)는 래치(latch) 구조로 구성되어 있다.
제3 및 제4 앤모스(MN3, MN4)는 각각 제1 지연부(10) 및 제2 지연부(20)의 출력을 게이트 입력으로 하고 제1 및 제2 피모스(MP1, MP2)와 차동 출력(OUTN, OUTP) 사이에 주전류 경로가 각각 연결된다.
제1 지연부(10)는 앤모스(MN1)의 입력 상태가 변하는 경우, 제1 설정 시간 동안 구동 전류를 제한시킬 수 있는 제어 신호를 발생시키는 것으로, 제1 지연기(11)와 제1 논리 게이트(12)를 포함한다.
제1 지연기(11)는 차동 입력 단자(INP)로부터 입력되는 신호를 미리 설정된 제1 설정 시간 동안 지연하여 출력하고, 제1 논리 게이트(12)는 XNOR 로직 게이트로서 두 입력이 다른 경우에 로우(Low) 신호를 출력하고 같은 경우에는 하이(high) 신호를 출력한다. 따라서, 도 3에 도시된 바와 같이, 제1 논리 게이트(12)가 차동 입력 단자(INP)의 입력 신호와 제1 지연기(11)에서 출력되는 지연 신호를 XNOR하면, 제1 설정 시간 동안에는 제1 논리 게이트(12)의 출력은 로우(low)가 되고, 제1 설정 시간이 경과되면 제1 논리 게이트(12)의 출력은 하이(high)가 된다.
제2 지연부(20)는 앤모스(MN2)의 입력 상태가 변하는 경우, 제2 설정 시간 동안 구동 전류를 제한시킬 수 있는 제어 신호를 발생시키는 것으로, 제2 지연기(21)와 제2 논리 게이트(22)를 포함한다.
제2 지연기(21)는 차동 입력 단자(INN)로부터 입력되는 신호를 미리 설정된 제2 설정 시간 동안 지연하여 출력하고, 제2 논리 게이트(22)는 XNOR 로직 게이트로서 두 입력이 다른 경우에 로우(Low) 신호를 출력하고 같은 경우에는 하이(high) 신호를 출력한다. 따라서, 도 3에 도시된 바와 같이, 제2 논리 게이트(22)가 차동 입력 단자(INN)의 입력 신호와 제2 지연기(21)에서 출력되는 지연 신호를 XNOR하면, 제2 설정 시간 동안에는 제2 논리 게이트(22)의 출력은 로우(low)가 되고, 제2 설정 시간이 경과되면 제2 논리 게이트(22)의 출력은 하이(high)가 된다.
이때, 제1 설정 시간과 제2 설정 시간은 동일한 시간이다.
상기 본 발명의 제1 실시 예에 따른 레벨 쉬프터의 동작을 살펴보면 다음과 같다.
본 발명의 제1 실시 예에 따른 레벨 쉬프터는 정적 전류를 줄이면서 충분한 상승 타임을 확보하기 위한 제3 및 제4 앤모스(MN3, MN4) 및 제1 및 제2 지연부(10, 20)가 추가된 구조를 가진다.
정입력(INP)이 하이 레벨일 때, 제1 앤모스(MN1)는 턴온되므로 부출력(OUTN)은 로우 레벨이 된다. 반대로, 부입력(INN)은 로우 레벨이 입력되므로 제2 앤모스(MN2)는 턴오프된다.
제1 앤모스(MN1)가 턴온되면, 부출력(OUTN)이 로우 레벨이 되고 제2 피모스(MP2)는 로우 레벨이 입력되어 턴온된다.
이때, 제2 피모스(MP2)와 정출력(OUTP) 사이에 연결되는 제4 앤모스(MN4)는 설정된 제2 설정 시간동안 오프되므로, 제2 피모스(MP2)가 턴온되어도 정출력(OUTP)은 제2 설정 시간이 경과된 이후에 하이 레벨이 된다.
정출력(OUTP)이 제2 설정 시간이 경과된 이후에 하이 레벨이 되면, 제1 피모스(MP1)는 제2 설정 시간이 경과된 이후의 하이 레벨의 신호를 받아 턴오프된다.
그러나, 제3 앤모스(MN3)가 설정된 제1 설정 시간 동안 오프되므로, 부출력(OUTN)이 로우 레벨인 경우에 발생하는 정적 전류를 최소화할 수 있다.
다음으로, 정입력(INP)가 로우 레벨이고 부입력(INN)이 하이 레벨일 때, 제1 앤모스(MN1)는 턴오프되고 제2 앤모스(MN2)는 턴온된다.
제2 앤모스(MN2)가 턴온되면, 정출력(OUTP)은 로우 레벨이 되고 제1 피모스(MP1)은 로우 레벨이 입력되어 턴온된다.
이때, 제1 피모스(MP1)와 부출력(OUTN) 사이에 연결되는 제3 앤모스(MN3)는 설정된 제1 설정 시간 동안 오프되므로, 제1 피모스(MP1)가 턴온되어도 부출력(OUTN)은 제1 설정 시간이 경과된 이후에 하이 레벨이 된다.
부출력(OUTN)이 제1 설정 시간이 경과된 이후에 하이 레벨이 되면, 제2 피모스(MP2)는 제1 설정 시간이 경과된 이후의 하이 레벨의 신호를 받아 턴오프된다.
그러나, 제4 앤모스(MN4)가 설정된 제2 설정 시간 동안 오프되므로, 정출력(OUTP)이 로우 레벨인 경우에 발생하는 정적 전류를 최소화할 수 있다.
이와 같이, 본 발명에서는 제1 피모스(MP1)와 제1 앤모스(MN1) 사이에 각각 연결되는 제3 앤모스(MN3)가 제1 지연부(10)로부터 입력되는 신호에 의해 제1 설정 시간 동안에는 턴 오프(turn-off)되고, 제1 설정 시간이 경과된 후에는 턴 온(turn-on)됨으로써, 제1 앤모스(MN1)가 턴온되는 경우 구동 전류 경쟁을 막기 위해서 제1 피모스(MP1)를 작게 설계해야 하는 제한 조건을 무시하고 제1 피모스(MP1)를 크게 설계할 수 있다. 즉, 제1 피모스(MP1)와 제1 앤모스(MN1)는 동일한 크기를 갖도록 설계될 수 있다.
또한, 제1 앤모스(MN1)와 제1 피모스(MP1)가 동시에 턴온되는 것을 방지하여 제1 피모스(MP1)에서 제1 앤모스(MN1)로 충전(charge) 전류가 흐르는 것을 방지함으로써, 출력 전압이 정적 전류 없이 0으로 될 수 있다.
또한, 제1 피모스(MP1)의 크기를 종래 레벨 쉬프터보다 크게 함으로써, 제1 피모스(MP1)의 크기가 커져서 레벨 쉬프터의 상승 타임을 줄일 수 있다.
더하여, 본 발명의 제1 실시 예에서는 제2 피모스(MP2)와 제2 앤모스(MN2) 사이에 각각 연결되는 제4 앤모스(MN4)가 제2 지연부(20)로부터 입력되는 신호에 의해 제2 설정 시간 동안에는 턴 오프(turn-off)되고, 제2 설정 시간이 경과된 후에는 턴 온(turn-on)됨으로써, 제2 앤모스(MN2)가 턴온되는 경우 구동 전류 경쟁을 막기 위해서 제2 피모스(MP2)를 작게 설계해야 하는 제한 조건을 무시하고 제2 피모스(MP2)를 크게 설계할 수 있다. 즉, 제2 피모스(MP2)와 제2 앤모스(MN2)는 동일한 크기를 갖도록 설계될 수 있다.
또한, 제2 앤모스(MN1)와 제2 피모스(MP1)가 동시에 턴온되는 것을 방지하여 제2 피모스(MP1)에서 제2 앤모스(MN1)로 충전(charge) 전류가 흐르는 것을 방지함으로써, 출력 전압이 정적 전류 없이 0으로 될 수 있다.
또한, 제2 피모스(MP2)의 크기를 종래 레벨 쉬프터보다 크게 함으로써, 제2 피모스(MP2)의 크기가 커져서 레벨 쉬프터의 상승 타임을 줄일 수 있다.
그러나, 본 발명의 제1 실시 예에서는 제1 및 제2 앤모스(MN1, MN2)가 턴오프에서 턴온되는 경우에는 정상적으로 동작하지만, 상기한 바와 같이 턴온에서 턴오프되는 경우에는 구동 전류를 차단하기 위해서 추가한 제3 및 제4 앤모스(MN3, MN4)가 제1 및 제2 설정시간 동안 턴 오프되어서 정출력(OUTP) 및 부출력(OUTN)의 출력 전압이 설정시간 동안 플로팅(floating)되는 문제점이 발생한다.
본 발명의 제2 실시 예에서는 이러한 본 발명의 제1 실시 예에 따른 출력 전압의 플로팅 문제를 방지하기 위해서, 제1 및 제2 앤모스(MN1, MN2)와 정반대로 동작하는 제3 및 제4 피모스(MP3, MP4)를 추가한다.
도 4는 본 발명의 제2 실시 예에 따른 레벨 쉬프터를 도시한 회로도이다.
도 4에 도시된 바와 같이, 본 발명의 제2 실시 예에 따른 레벨 쉬프터는 도 2의 제1 실시 예에 따른 레벨 쉬프터에 제3 및 제4 피모스(MP3, MP4)를 추가한 것을 제외하고 본 발명의 제1 실시 예에 따른 레벨 쉬프터와 그 구성이 동일하다.
제3 및 제4 피모스(MP3, MP4)는 각각 차동 입력(INP, INN)을 게이트 입력으로 하고 제1 및 제2 피모스(MP1, MP2)와 차동 출력(OUTN, OUTP) 사이에 주전류 경로가 각각 연결된다.
이때, 제3 및 제4 피모스(MP3, MP4) 각각은 제1 및 제2 앤모스(MN1, MN2)과 같은 신호(차동 입력)가 게이트 단자로 입력된다.
따라서, 제1 및 제2 앤모스(MN1, MN2)가 턴 오프인 경우 제3 및 제4 피모스(MP3, MP4)는 턴온되고, 제1 및 제2 앤모스(MN1, MN2)가 턴온인 경우 제3 및 제4 피모스(MP3, MP4)는 이상적인 경우에는 턴오프된다.
그러나, 1 및 제2 앤모스(MN1, MN2)가 턴온인 경우 제3 및 제4 피모스(MP3, MP4)는 게이트 단자와 소스 단자 사이의 전압 차이인 미세 전압(Vgs)에 의해서 제3 및 제4 피모스(MP3, MP4)에는 미세 전류가 흐르는 상태가 될 수 있다.
이와 같이, 미세한 전류에 의해 제3 및 제4 피모스(MP3, MP4)의 게이트 단자와 소스 단자 사이에 미세 전압(Vgs)이 걸리게 되므로, 구동 전류가 원래의 전류보다 작게 형성된다.
따라서, 본 발명의 제2 실시 예에서는 본 발명의 제1 실시 예에 비해 정적 전류가 많이 흐르지만, 구동 전류의 크기가 제3 및 제4 피모스(MP3, MP4)의 게이트 단자와 소스 단자 사이에 걸리는 전압(Vgs)만큼 작아지게 되므로, 종래의 레벨 쉬프터에 비해 정적 전류를 줄일 수 있다.
또한, 본 발명의 제2 실시 예에서는 제1 및 제2 앤모스(MN1, MN2)가 턴온에서 턴오프되는 경우 제3 및 제4 피모스(MP3, MP4)가 턴온되어, 제3 및 제4 앤모스(MN3, MN4)가 계속 턴 오프되어서 정출력(OUTP) 및 부출력(OUTN)의 출력 전압이 설정시간 동안 플로팅(floating)되는 것을 방지할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
MN1~ MN4: 제1 내지 제4 앤모스
MP1~ MP4: 제1 내지 제4 피모스
10, 20: 제1 및 제2 지연부
11, 21: 제2 및 제2 지연기
12, 22: 제1 및 제2 논리 게이트

Claims (8)

  1. 정입력과 부입력을 입력 받아 정출력과 부출력으로 출력하는 레벨 쉬프터에있어서,
    전원 전압와 상기 부출력 사이에 주전류 경로가 형성되고 게이트로 상기 정출력이 입력되는 제1 피모스;
    상기 전원 전압과 상기 정출력 사이에 주전류 경로가 형성되고 게이트로 상기 부출력이 입력되는 제2 피모스;
    상기 부출력과 접지 사이에 주전류 경로가 형성되고 게이트로 상기 정입력이 입력되는 제1 앤모스;
    상기 정출력과 상기 접지 사이에 주전류 경로가 형성되고 게이트로 상기 부입력이 입력되는 제2 앤모스;
    상기 정입력이 변화는 경우 제1 설정 시간 동안 제1 신호를 출력하고, 상기제1 시간이 경과된 이후에는 제2 신호를 출력하는 제1 지연부;
    상기 부입력이 변화는 경우 제2 설정 시간 동안 제3 신호를 출력하고, 상기제2 시간이 경과된 이후에는 제4 신호를 출력하는 제2 지연부;
    상기 제1 피모스와 상기 부출력 사이에 주전류 경로가 형성되고 게이트로 상기 제1 지연부의 출력이 입력되는 제3 앤모스;
    상기 제2 피모스와 상기 정출력 사이에 주전류 경로가 형성되고 게이트로 상기 제2 지연부의 출력이 입력되는 제4 앤모스;
    상기 제1 피모스와 상기 부출력 사이에 주전류 경로가 형성되고 게이트로 상기 정입력이 입력되는 제3 피모스; 및
    상기 제2 피모스와 상기 정출력 사이에 주전류 경로가 형성되고 게이트로 상기 부입력이 입력되는 제4 피모스를 포함하며,
    상기 제1 지연부는, 상기 정입력을 상기 제1 설정 시간 동안 지연하여 출력하는 제1 지연기; 및 상기 제1 지연기에서 출력되는 신호와 상기 정입력이 다르면 상기 제1 신호를 출력하고, 상기 제1 지연에서 출력되는 신호와 상기 정입력이 같으면 상기 제2 신호를 출력하는 제1 논리 게이트를 포함하며,
    상기 제2 지연부는, 상기 부입력을 상기 제2 설정 시간 동안 지연하여 출력하는 제2 지연기; 및 상기 제2 지연기에서 출력되는 신호와 상기 부입력이 다르면 상기 제3 신호를 출력하고, 상기 제2 지연에서 출력되는 신호와 상기 부입력이 같으면 상기 제4 신호를 출력하는 제2 논리 게이트를 포함하는 것을 특징으로 하는 레벨 쉬프터.
  2. 제1항에 있어서,
    상기 제1 시간은 상기 제2 시간과 동일한 레벨 쉬프터.
  3. 제1항에 있어서,
    상기 제1 피모스와 상기 제1 앤모스는 동일한 크기인 레벨 쉬프터.
  4. 제1항에 있어서,
    상기 제2 피모스와 상기 제2 앤모스는 동일한 크기인 레벨 쉬프터.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 제3 피모스와 상기 제1 앤모스 각각의 게이트에는 동일한 상기 정입력이 입력되고, 상호 반대로 동작하는 레벨 쉬프터.
  8. 제1항에 있어서,
    상기 제4 피모스와 상기 제2 앤모스 각각의 게이트에는 동일한 상기 부입력이 입력되고, 상호 반대로 동작하는 레벨 쉬프터.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6011421A (en) * 1996-12-20 2000-01-04 Samsung Electronics, Co., Ltd. Scalable level shifter for use in semiconductor memory device
JP2001036346A (ja) 1999-07-16 2001-02-09 Nec Corp 電圧補正発振装置及び発振周波数の制御方法
KR100304965B1 (ko) 1999-05-19 2001-09-26 김영환 레벨 쉬프터 회로
KR20100079331A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 레벨 시프트 회로

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