KR100765515B1

KR100765515B1 - 레벨 쉬프터

Info

Publication number: KR100765515B1
Application number: KR1020050130144A
Authority: KR
Inventors: 원주호
Original assignee: 엘지전자 주식회사
Priority date: 2005-12-26
Filing date: 2005-12-26
Publication date: 2007-10-10
Also published as: KR20070068230A

Abstract

상승 타임을 최소화하고, 정적 전류를 크게 줄일 수 있는 레벨 쉬프터가 제공된다. 레벨 쉬프터는, 신호 입력 경로 상에 제1 및 제2 입력단이 각각 연결되고, 주전류 경로의 일단이 제1 전원 단자와 연결되며, 주전류 경로의 타단이 공통 접속된 제1 및 제2 트랜지스터; 제1 및 제2 입력단이 각각 연결되고, 주전류 경로의 일단이 제1 전원 단자와 연결되며, 주전류 경로의 타단이 공통 접속된 제3 및 제4 트랜지스터; 제2 출력단이 연결되고, 제1 및 제2 트랜지스터의 주전류 경로의 타단 공통점과 제1 출력단 사이에 주전류 경로가 연결되는 제5 트랜지스터; 제1 출력단이 연결되고, 제3 및 제4 트랜지스터의 주전류 경로의 타단 공통점과 제2 출력단 사이에 주전류 경로가 연결되는 제6 트랜지스터; 및 제1 및 제2 입력단이 각각 연결되고, 주전류 경로의 일단이 각각 제1 및 제2 출력단과 연결되며, 주전류 경로의 타단이 제2 전원 단자와 공통 접속된 제7 및 제8 트랜지스터를 포함하되, 제2 및 제3 트랜지스터는 제5 및 제6 트랜지스터의 크기보다 작고, 제1 및 제4 트랜지스터는 제5 및 제6 트랜지스터의 크기와 실질적으로 동일하게 구성된다.

레벨 쉬프터, level shifter, PMOS, NMOS, LCD

Description

레벨 쉬프터 {level shifter}

도 1은 종래의 레벨 쉬프터의 구성 블록도이다.

도 2는 본 발명의 실시예에 따른 레벨 쉬프터의 구성 블록도이다.

도 3은 도 1에 도시된 종래의 레벨 쉬프터의 동작을 설명하기 위한 파형도이다.

도 4는 도 2에 도시된 본 발명의 실시예에 따른 레벨 쉬프터의 동작을 설명하기 위한 파형도이다.

<도면의 주요 부분에 대한 부호의 설명>

M0, M1: 엔모스(NMOS) M2, M3: 피모스(PMOS)

NM1, NM2: 엔모스 PM1~PM6: 피모스

본 발명은 레벨 쉬프터에 관한 것이다.

일반적으로 레벨 쉬프터(level shifter)는 LCD 구동 IC와 같은 반도체 칩 내 부에서 전압 레벨을 변경하기 위한 회로로서, 높은 전압에서 낮은 전압으로 변경하는 경우에는 누설 전류의 크기가 작으나, 반대로 낮은 전압에서 높은 전압으로 변경하는 경우에는 누설 전류로 인한 문제가 발생할 수 있다.

도 1은 종래의 레치(latch) 구조의 레벨 쉬프터의 회로를 도시한 것이다.

그 구성을 살펴보면, 차동 입력 단자(INP, INN)를 각각 게이트 입력으로 하고, 차동 출력 단자(OUTP, OUTN)와 접지 사이에 주전류 경로가 각각 연결되는 두 개의 엔모스(NMOS)(M0, M1), 차동 출력 단자(OUTP, OUTN)를 게이트 입력으로 하며, 전원 단자와 차동 출력 단자(OUTP, OUTN) 사이에 주전류 경로가 연결되는 래치 구조의 두 개의 피모스(PMOS)(M2, M3)로 구성된다.

이러한 레벨 쉬프터는 일반적으로 엔모스의 W/L(Width/Length) 비율을 피모스에 비하여 크게 설계하여야 한다. 하지만, 피모스의 W/L 비율이 적어지는 경우, 엔모스의 크기를 작게 할 수 있지만 상승 타임이 증가하게 된다. 만일 상승 타임을 줄이기 위해서 피모스 크기를 증가시키는 경우, 엔모스 크기가 커져야 하고, 또한 정적 전류(static current)가 증가해서 전력 소모가 증가하는 문제를 발생시키게 된다.

이때, 두 개의 피모스(M2, M3)를 통해 흐르는 전류의 양은 레벨 쉬프터의 상승 타임에 비례한다. 하지만, 이 전류의 양은 두 개의 엔모스(M0, M1)가 흘릴 수 있는 전류의 양보다 적어야 한다. 만약, 피모스(M2, M3)의 전류가 엔모스(M0, M1)의 전류보다 큰 경우, 상승 타임은 작지만 출력이 '0'인 경우, 정적 전류에 의해서 '0'이 아닌 임의의 전압에 수렴되는 문제점이 있었다.

상술한 종래의 문제점을 해결하기 위한 본 발명의 목적은 상승 타임을 줄이고, 정적 전류를 크게 저감시킬 수 있는 레벨 쉬프터를 제공하는 데에 있다.

상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 레벨 쉬프터는, 신호 입력 경로 상에 제1 및 제2 입력단이 각각 연결되고, 주전류 경로의 일단이 제1 전원 단자와 연결되며, 주전류 경로의 타단이 공통 접속된 제1 및 제2 트랜지스터; 신호 입력 경로 상에 상기 제1 및 제2 입력단이 각각 연결되고, 주전류 경로의 일단이 제1 전원 단자와 연결되며, 주전류 경로의 타단이 공통 접속된 제3 및 제4 트랜지스터; 신호 입력 경로 상에 제2 출력단이 연결되고, 상기 제1 및 제2 트랜지스터의 주전류 경로의 타단 공통점과 제1 출력단 사이에 주전류 경로가 연결되는 제5 트랜지스터; 신호 입력 경로 상에 상기 제1 출력단이 연결되고, 상기 제3 및 제4 트랜지스터의 주전류 경로의 타단 공통점과 제2 출력단 사이에 주전류 경로가 연결되는 제6 트랜지스터; 및 신호 입력 경로 상에 상기 제1 및 제2 입력단이 각각 연결되고, 주전류 경로의 일단이 각각 상기 제1 및 제2 출력단과 연결되며, 주전류 경로의 타단이 제2 전원 단자와 공통 접속된 제7 및 제8 트랜지스터를 포함하되, 상기 제2 및 제3 트랜지스터는 상기 제5 및 제6 트랜지스터의 크기보다 작고, 상기 제1 및 제4 트랜지스터는 상기 제5 및 제6 트랜지스터의 크기와 실질적으로 동일한 것을 특징으로 한다.

여기서, 상기 제1 내지 제6 트랜지스터는 피모스이고, 상기 제7 및 제8 트랜지스터는 엔모스일 수 있다.

또한, 상기 제5 및 제6 트랜지스터의 크기는 상기 제7 및 제8 트랜지스터보다 작은 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 레벨 쉬프터를 상세히 설명하고자 한다.

도 2는 본 발명의 실시예에 따른 레벨 쉬프터의 회로도를 도시한 것으로, 두 개의 엔모스(NM1, NM2)와 6개의 피모스(PM1~PM6)로 구성된다.

도 2를 참조하면, 제1 및 제2 피모스(PM1, PM2)는 차동 입력(INP, INN)을 각각의 게이트 입력으로 하고, 전원전압 단자(VDD)와 주전류 경로의 일단이 공통 접속되며, 주전류 경로의 타단이 공통 접속된다.
제3 및 제4 피모스(PM3, PM4)는 차동 입력(INP, INN)을 각각의 게이트 입력으로 하고, 전원전압 단자(VDD)와 주전류 경로의 일단이 공통 접속되며, 주전류 경로의 타단이 공통 접속된다.
제5 피모스(PM5)는 차동 출력(OUTP)을 게이트 입력으로 하고, 제1 및 제2 피모스(PM1, PM2)의 주전류 경로의 타단 공통점과 차동 출력(OUTN) 사이에 주전류 경로가 연결된다.
제6 피모스(PM6)는 차동 출력(OUTN)을 게이트 입력으로 하고, 제3 및 제4 피모스(PM3, PM4)의 주전류 경로의 타단 공통점과 차동 출력(OUTP) 사이에 주전류 경로가 연결된다.
제1 및 제2 엔모스(NM1, NM2)는 차동 입력(INP, INN)을 각각 게이트 입력으로 하고, 접지 단자(GND)에 주전류 경로의 일단이 공통 접속되며, 차동 출력(OUTN, OUTP)에 각각의 주전류 경로의 타단이 연결된다.

상기 구성에 따른 상세 동작을 살펴보면 다음과 같다.

먼저, 본 발명에 따른 레벨 쉬프터는 정적 전류를 줄이면서 충분한 상승 타임을 확보하기 위한 4개의 스위치(PM1~PM4)가 추가된 구조를 가진다.

하강 타임시, 차동 출력(OUTN, OUTP)의 전압이 접지 전압에 근접하도록 두 개의 엔모스(NM1, NM2)는 큰 W/L 비율을 갖도록 설계하고, 이로 인해 두 개의 피모스(PM5, PM6)는 종래보다 더 큰 크기를 갖도록 설계할 수 있다.
또한, 하강 구간에서 정적 전류를 줄이기 위하여 제1 및 제4 피모스(PM1, PM4)는 적은 크기를 가지며, 또한 상승 구간에서의 상승 타임을 최소화하기 위하여 제2 및 제3 피모스(PM2, PM3)의 크기를 작게 한다.

구체적인 동작을 살펴보면, 먼저 정입력(INP)이 하이 레벨일 때, 제1 엔모스(NM1)는 턴온되므로 부출력(OUTN)은 로우 레벨이 된다. 또한, 제1 및 제3 피모스(PM1, PM3)는 턴오프된다. 반대로 부입력(INN)은 로우 레벨이 입력되므로 제2 엔모스(NM2)는 턴오프되고, 제2 및 제4 피모스(PM2, PM4)는 턴온된다. 또한, 정출력(OUTP)은 하이 레벨이므로 제5피모스(PM5)는 턴오프된다. 이때, 제1 피모스(PM1)는 턴오프 또는 선형 영역에서 동작하게 되므로 적은 전류만을 흘리게 된다.
따라서, 부출력(OUTN)이 로우 레벨인 경우에 발생하는 정적 전류를 최소화할 수 있게 된다.

반대로, 정입력(INP)이 로우 레벨이고, 부입력(INN)이 하이레벨일 때, 부출력(OUTN)은 하이 레벨이 되고 반대로 정출력(OUTP)는 로우 레벨이 된다. 또한, 제1 및 제3 피모스(PM1, PM3)는 턴온되고 제2 및 제4 피모스(PM2, PM4)는 턴오프된다. 또한, 제5 피모스(PM5)는 턴온되고, 반대로 제6 피모스(PM6)는 턴오프된다. 이때, 종래에는 제5 및 제6 피모스(PM5, PM6)는 작은 크기를 갖게 되므로 상승 타임이 크게 나오고, 상승 타임과 하강 타임의 불균형이 발생하게 된다.
따라서, 본 발명의 실시예에서는 상대적으로 크기가 작은 제2 및 제3 피모스(PM2, PM3)에 의해 전류를 감소시키므로 제5 및 제6 피모스(PM5, PM6)의 크기를 종래보다 더 크게 제작할 수 있다. 따라서, 상승 타임을 크게 감소시킬 수 있으며, 상승 타임과 하강 타임의 불균형을 제거할 수 있게 된다.

도 3 및 도 4는 종래의 레벨 쉬프터 및 본 발명의 실시예에 따른 레벨 쉬프터의 비교 설명을 위한 각각의 파형도를 도시한 것으로, 도 3은 종래의 레벨 쉬프터의 파형도를 도시하며, 도 4는 본 발명의 실시예에 따른 레벨 쉬프터의 파형도를 각각 도시한 것이다.

먼저, 정확한 비교를 위해 도 1에 도시된 제1 및 제2 엔모스(M0, M1)와 도 2에 도시된 제1 및 제2 엔모스(NM1, NM2)의 크기를 동일하게 구성하였다. 또한, 종래의 레벨 쉬프터는 구조상 도 1에 도시된 제1 및 제2 피모스(M2, M3)는 상대적으로 더 적어야 정상적인 동작을 수행할 수 있다.

도 3에 도시된 결과를 살펴보면, 종래의 레벨 쉬프터는 상승 타임이 376nsec이고, 하강 타임이 67.4nsec임을 보여준다.

반면에, 본 발명의 실시예에 따른 레벨 쉬프터는 도 2에 도시된 제5 및 제6 피모스(PM5, PM6)의 크기를 제1 및 제2 엔모스(NM1, NM2)보다 크게 할 수 있으므로 상승 타임을 크게 줄일 수 있다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 레벨 쉬프터는 상승 타임이 111nsec이고, 하강 타임이 82.9nsec이다. 또한, 종래의 레벨 쉬프터는 상승 구간 및 하강 구간에서 비슷한 전류가 흐르지만, 본 발명의 실시예에 따른 레벨 쉬프터는 하강 구간에서의 정적 전류를 상승 구간보다 크게 감소시킬 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 살펴본 바와 같이, 본 발명에 따른 레벨 쉬프터는 별도의 스위치 회로를 부가하고, 이를 이용하여 상대적인 트랜지스터의 크기 조절을 통해 상승 타임을 크게 줄이면서도 정적 전류를 크게 저감시킬 수 있다.

Claims

신호 입력 경로 상에 제1 및 제2 입력단이 각각 연결되고, 주전류 경로의 일단이 제1 전원 단자와 연결되며, 주전류 경로의 타단이 공통 접속된 제1 및 제2 트랜지스터;

신호 입력 경로 상에 상기 제1 및 제2 입력단이 각각 연결되고, 주전류 경로의 일단이 제1 전원 단자와 연결되며, 주전류 경로의 타단이 공통 접속된 제3 및 제4 트랜지스터;

신호 입력 경로 상에 제2 출력단이 연결되고, 상기 제1 및 제2 트랜지스터의 주전류 경로의 타단 공통점과 제1 출력단 사이에 주전류 경로가 연결되는 제5 트랜지스터;

신호 입력 경로 상에 상기 제1 출력단이 연결되고, 상기 제3 및 제4 트랜지스터의 주전류 경로의 타단 공통점과 제2 출력단 사이에 주전류 경로가 연결되는 제6 트랜지스터; 및

신호 입력 경로 상에 상기 제1 및 제2 입력단이 각각 연결되고, 주전류 경로의 일단이 각각 상기 제1 및 제2 출력단과 연결되며, 주전류 경로의 타단이 제2 전원 단자와 공통 접속된 제7 및 제8 트랜지스터

를 포함하되,

상기 제2 및 제3 트랜지스터는 상기 제5 및 제6 트랜지스터의 크기보다 작고, 상기 제1 및 제4 트랜지스터는 상기 제5 및 제6 트랜지스터의 크기와 동일한 것을 특징으로 하는 레벨 쉬프터.
제1항에 있어서,

상기 제7 및 제8 트랜지스터는 엔모스이고, 상기 제1 내지 제6 트랜지스터는 피모스인 것을 특징으로 하는 레벨 쉬프터.
제1항 또는 제2항에 있어서,

상기 제5 및 제6 트랜지스터의 크기는 상기 제7 및 제8 트랜지스터보다 작은 것을 특징으로 하는 레벨 쉬프터.
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